中国大学可编程逻辑电路设计及应用章节答案(mooc2023课后作业答案)

分类： 医学类答案发布于：2024-06-02 13:00:37ė20386次浏览653条评论

中国大学可编程逻辑电路设计及应用章节答案(mooc2023课后作业答案)

第1章 绪论

第1章 EDA技术概述单元测验

1、中国章节作业广义的大学答案答案EDA技术指的是什么
A、电子仿真技术。可编课后
B、程逻PCB技术。辑电计及
C、应用电子设计自动化技术。中国章节作业
D、大学答案答案软件设计技术。可编课后

2、程逻下面哪个语言不属于硬件电路描述语言
A、辑电计及AHDL
B、应用C
C、中国章节作业VHDL
D、大学答案答案VerilogHDL

3、可编课后下面哪个不是FPGA的配置方式（ ）
A、主动串行配置。
B、JTAG配置。
C、SRAM配置。
D、被动串行配置。

4、下图的配置方式为：
A、AS
B、快速AS
C、JTAG
D、PS

5、下面关于FPGA与CPLD的描述正确的是（ ）
A、FPAG是SRAM工艺，掉电后信息丢失，因此必须外加专用配置芯片，而CPLD为Flash工艺，掉电信息不丢失，无需配置芯片。
B、CPLD的安全性比FPGA高。
C、FPGA的集成度比CPLD低。
D、一般而言，FPGA的内部资源更为丰富，能够实现更为复杂的逻辑功能。

6、下面关于可编程数字逻辑设计说法正确的是（ ）
A、现代数字电子系统一般采用自顶而下的设计方法。
B、基于EDA技术的设计具有自主知识产权。
C、现代EDA设计电子系统相比于传统方法的设计效率更高。
D、现代EDA设计技术的可移植性强。

7、FPGA相比于CPLD优点是（ ）
A、FPGA的集成度相比CPLD更高。
B、FPGA相比于CPLD更适合完成复杂的时序逻辑设计。
C、FPGA相比于CPLD更适合完成组合逻辑设计。
D、FPGA的保密性更好。

8、下面哪些是FPGA的配置方式（ ）
A、主动串行配置。
B、JTAG配置。
C、SRAM配置。
D、被动串行配置。

9、下面哪些是FPGA的配置芯片（ ）
A、EPCS16
B、EPC4
C、EPCS4
D、单片机

10、cyclone系列器件是采用EEPROM工艺和查找表结构设计的PLD

11、FPGA是采用SRAM工艺和乘积项(可编程与阵列和固定或阵列）结构设计的PLD

12、CPLD是采用SRAM工艺和乘积项(可编程与阵列和固定或阵列）结构设计的PLD

第2章 FPGA开发软件QuartusII使用实例

第2章 FPGA开发软件QuartusII使用实例测验

1、该元件符号图实现的功能是什么？
A、ROM
B、RAM
C、乘法
D、计数

2、该元件符号图体现的存储容量多少？
A、5*8bit
B、256*5bit
C、32*8bit
D、32*256bit

3、 某一电路的波形仿真如上图所示，该电路是功能是什么？
A、5倍频
B、8倍频
C、5分频
D、8分频

4、某一电路的波形仿真如图所示，该电路采用什么宏功能模块设计的？
A、LPM_COUNTER
B、ROM:1-PORT
C、RAM:1-PORT
D、ALTPLL

5、该电路符号图实现的功能是什么？
A、加/减法器
B、ROM
C、加/减可控计数
D、倍频

6、LPM的全称为
A、参数可设置模块库
B、宏功能模块库
C、元件符号库
D、器件库

7、锁相环的缩写为
A、LPM
B、PFL
C、PLL
D、FIFO

8、原理图输入法的文件后缀名为
A、.bdf
B、.qpf
C、.bsf
D、.vwf

9、仿真波形文件的后缀名为
A、.bdf
B、.qpf
C、.bsf
D、.vwf

10、QuartusII工程文件的后缀名为
A、.bdf
B、.qpf
C、.bsf
D、.vwf

11、下列不属于文本输入文件的后缀名是
A、.v
B、.vhd
C、.tdf
D、.bdf

12、下列属于memory file的是
A、.mif
B、.v
C、.bsf
D、.hex

13、系列属于本文输入文件的是
A、.bdf
B、.v
C、.vhd
D、.tdf

14、下列哪些符号图具有存储功能？
A、
B、
C、
D、

第3章 Verilog HDL 语言基础

第3章 Verilog HDL 语言基础测验

1、这段程序描述的逻辑功能为： module Learn1_1(a,b,s,y); input a,b; input s; output y; wire d, e; assign d = a & s; assign e = b & (~s); assign y = d | e; endmodule
A、译码器
B、二选一数据选择器
C、四选一数据选择器
D、计数器

2、已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clk1的频率为（ ）。 module function(rst, clkin, clk1); input clkin, rst; output clk1; reg[2:0] m, n; reg clk1; always @(posedge clkin) begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; end end endmodule
A、10MHz
B、25MHz
C、20MHz
D、50MHz

3、已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clk1信号的占空比为（ ）。 module function(rst, clkin, clk1); input clkin, rst; output clk1; reg[2:0] m, n; reg clk1; always @(posedge clkin) begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; end end endmodule
A、10%
B、20%
C、40%
D、50%

4、在下列程序中，always状态将描述一个带异步清零端RST的上升沿触发器,时钟信号为clock，则空括号内应填入（ ） always @ （ ） if(!RST) Q<=0; else Q<=D;
A、posedge clock or negedge RST
B、negedge clock or negedge RST
C、posedge clock or posedge RST
D、negedge clock or posedge RST

5、设A = 8’b11010100，则^ A = ( )。
A、8’b00000000
B、1’b 0
C、8’b1111111
D、1’b 1

6、在Verilog语句中，执行语句assign y=a?b:c，如果a为1时，结果是（ ）。
A、y=c
B、y=a
C、y=b
D、y=1

7、在语句initial a=b；中，a的数据类型是 （ ）
A、wire
B、wand
C、tri
D、reg

8、下列Verilog标识符中，合法的是( )。
A、?b
B、2a
C、name_adder
D、\74hc74

9、在下列程序中，给出了几种硬件实现，以下的模块被综合后可能是哪种？（ ） always @ (posedge Clock) if (A) C=B;
A、不能综合
B、一个带clock有使能引脚的上升沿触发器
C、一个上升沿触发器和一个多路器
D、一个输入是A,B,Clock的三输入与门

10、在VerilogHDL中，已知 “a=1b’ 1; b=3b'001;”那么{ a,b}＝（ ）
A、4b'1001
B、3b'001
C、4b'0011
D、3b'101

11、下列程序实现的功能( ) module example(a,b,c,s); input a,b,c; output s; assign s=a?b:c; endmodule
A、一位全加器
B、译码器
C、2选1数据选择器
D、编码器

12、下列程序实现的功能为（ ） module example(a,b,cin,s,co); input a,b,cin; output s,co; wire s1,s2,s3; xor u1(s1,a,b); and u2(s2,cin,s1); and u3(s3,a,b); xor u4(s,s1,cin); or u5(co,s2,s3); endmodule
A、一位全加器
B、2选1数据选择器
C、译码器
D、编码器

13、下列程序实现的逻辑功能为（ ） module example(a,b,sl,out); input a,b,sl; output out; wire nsl,sela,selb; not u1(nsl,sl); and u2(sela,a,nsl); and u3(selb,b,sl); or u4(out,sela,selb); endmodule
A、译码器
B、编码器
C、全加器
D、数据选择器

14、下列程序实现的功能描述正确的是（ ） module example(q,d,clock，clr); input d,clock; output q; reg q; always@(posedge clock，negedge clr) begin if(clr==0) q<=0; else q <= d; end endmodule
A、时钟上升沿触发具有同步清零功能的D触发器
B、时钟上升沿触发具有异步清零功能的D触发器
C、时钟下降沿触发具有同步清零功能的D触发器
D、时钟下降沿触发具有异步清零功能的D触发器

15、下列程序实现的功能描述正确的是（ ） module example(y,a); input[7:0] a; output[2:0] y; reg[2:0] y; always @(a) begin casex(a) 8'b0xxxxxxx:y=3'b111; 8'b10xxxxxx:y=3'b110; 8'b110xxxxx:y=3'b101; 8'b1110xxxx:y=3'b100; 8'b11110xxx:y=3'b011; 8'b111110xx:y=3'b010; 8'b1111110x:y=3'b001; 8'b11111110:y=3'b000; endcase end endmodule
A、普通编码器
B、优先编码器
C、3-8译码器
D、数码管显示译码器

16、以下表达式中正确的是：（ ）
A、b’b1010&4’b1101=1’b1
B、|4’b1011=1’b0
C、～4’b1100=1’b1
D、4’b0101<<1=5’b01011

17、下列描述正确的是（ ）
A、阻塞赋值只能在assign中进行
B、阻塞赋值既可以在assign中进行，也可以在always中进行
C、非阻塞赋值可以在assign中进行，也可以在always中进行
D、非阻塞赋值只能在always语句中进行

18、在QuartusII中，Verilog文本设计文件的扩展名是( )
A、.vhd
B、.vwf
C、.gdf
D、.v

第4章组合逻辑电路与时序逻辑电路实例

第4章组合逻辑电路与时序逻辑电路实例测验

1、下列程序实现的功能描述正确的是（ ） module example(y,a); input[7:0] a; output[2:0] y; reg[2:0] y; always @(a) begin casex(a) 8'b0xxxxxxx:y=3'b111; 8'b10xxxxxx:y=3'b110; 8'b110xxxxx:y=3'b101; 8'b1110xxxx:y=3'b100; 8'b11110xxx:y=3'b011; 8'b111110xx:y=3'b010; 8'b1111110x:y=3'b001; 8'b11111110:y=3'b000; endcase end endmodule
A、数据选择器
B、优先编码器
C、普通编码器
D、译码器

2、下列程序实现的功能描述正确的是（ ） module example(q,d,clock，clr); input d,clock; output q; reg q; always@(posedge clock，negedge clr) begin if(clr==0) q<=0; else q <= d; end endmodule
A、异步清零上升沿触发的D触发器
B、异步清零下降沿触发的D触发器
C、同步清零上升沿触发的D触发器
D、同步清零下降沿触发的D触发器

3、下列程序实现的逻辑功能为（ ） module example(a,b,sl,out); input a,b,sl; output out; wire nsl,sela,selb; not u1(nsl,sl); and u2(sela,a,nsl); and u3(selb,b,sl); or u4(out,sela,selb); endmodule
A、全加器
B、比较器
C、数据选择器
D、译码器

4、根据程序描述的逻辑功能，下列说法正确的有： module Learn7_1(clk,CLR,LD,out); input clk,CLR,LD,data; output reg[3:0] out; always@(posedge clk or negedge CLR) begin if(!CLR) out<=0; else if(!LD) out<=data; else out<=out+1; end endmodule
A、异步清零，同步置数
B、同步清零，同步置数
C、异步清零，异步置数
D、同步清零，异步置数

5、已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clk1的频率为（ ）。 module function(rst, clkin, clk1); input clkin, rst; output clk1; reg[2:0] m, n; reg clk1; always @(posedge clkin) begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; end end endmodule
A、20 MHz
B、40MHz
C、10MHz
D、5MHz

6、已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clk1信号的占空比为（ ） module function(rst, clkin, clk1); input clkin, rst; output clk1; reg[2:0] m, n; reg clk1; always @(posedge clkin) begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; end end endmodule
A、40%
B、50%
C、60%
D、80%

7、下列程序clk1为clk的（ ）分频 module function(rst, clkin, clk1); input clkin, rst; output clk1; reg[2:0] m, n; reg clk1; always @(posedge clkin) begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) begin m<=0; clk1<=~clk1;end else m<=m+1; end end endmodule
A、五
B、四
C、十
D、八

8、关于以下程序，下列说法中正确的是 module Mux21 (a,b,s,y); input a,b; input s; output y; reg y; always @( a or b or s) if (!s) y = a; else y = b; endmodule
A、每当a或b或s生变化时，将执行always模块内语句；
B、a,b可以被定义为wire型 ；
C、该程序输出的表达式为y=(~s)&a+s&b
D、y可以被定义为wire型 ；

9、module Learn8_2(clk,din,op); input clk,din; output op; reg[1:0] current_state,next_state; reg op; parameter S0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11; always@( posedge clk) begin current_state <= next_state; end always@ (current_state or din) begin case ( current_state ) S0: begin if (din = = 0) begin next_state = S0; op =0; end else begin next_state = S1; op = 1; end end S1: begin if (din==1) begin next_state = S1; op = 1; end else begin next_state = S2; op = 0; end end S2: begin if (din==1) begin next_state = S2; op = 0; end else begin next_state = S3; op = 1; end end S3: begin if (din==0) begin next_state = S3； op = 0; end else begin next_state = S0; op = 1; end end default: begin op = 0； next_state = S0; end endcase end endmodule
A、该状态机是Mealy型状态机；
B、该状态机的输出与输入相关
C、该状态机是Moore型状态机；
D、该状态机的输出只与当前状态相关

10、下面是一个状态机的程序。根据程序描述的逻辑功能,下列说法正确的是: module Learn8_1(clk,din,dout); input clk,din; output reg dout; reg[1:0] Current_state,Next_state; parameter S0=2'b00, S1=2'b01, S2=2'b10, S3=2'b11; always@(posedge clk) begin Current<=Next; end always@(Current_state or din) case(Current_state) S0: begin dout=0; if (!din) Next_state=S0; else Next_state=S1; end S1: begin dout=1; if (din) Next_state=S1; else Next_state=S2; end S2: begin dout=0; if (din) Next_state=S2; else Next_state=S3; end S3: begin dout=0; if (!din) Next_state=S3; else Next_state=S0; end default: begin dout=0; Next_state=S0; end endcase endmodule
A、该状态机是Moore型状态机；
B、该状态机的输出只取决于当前的状态；
C、当输入为111001时，输出为0111000
D、该状态机是Mealy型状态机；
E、该状态机的输出只取决于当前的状态与输入信号

11、关于以下两段程序，下列说法中正确的是： (1) module Learn6_1(clk,q1,q2,q3,rst); input clk,rst; output reg q1,q2,q3; always@(posedge clk or negedge rst) if(!rst) begin q1 <= 0 q2 <= 0; q3 <= 0; end else begin q1 <= 2; q2 <= q1 + 1; q3 <= q2 + 2; end endmodule (2) module Learn6_1(clk,q1,q2,q3,rst); input clk,rst; output reg q1,q2,q3; always@(posedge clk or negedge rst) if(!rst) begin q1 = 0 q2 = 0; q3 = 0; end else begin q1 = 2; q2 = q1 + 1; q3 = q2 + 2; end endmodule
A、第二段程序中 q1 = 2 ,q2 = 3 ,q3 = 5；
B、第一段程序中 q1 = 2 ,q2 = 1, q3 = 2
C、第二段程序中 q1 = 2 ,q2 = 1, q3 = 2
D、第一段程序中 q1 = 2 ,q2 = 3 ,q3 = 5；

12、这段程序为七段显示译码器，下列叙述中正确的有： module Learn4_1 (a,b,c,d,e,f,g,D3,D2,D1,D0); output a,b,c,d,e,f,g; input D3,D2,D1,D0; //输入4 位BCD 码 reg a,b,c,d,e,f,g; //输出驱动7个笔划段 always @(D3 or D2 or D1 or D0) begin case ({ D3,D2,D1,D0}) 4'd0: { a,b,c,d,e,f,g}=7'b1111110； 4'd1: { a,b,c,d,e,f,g}=7'b0110000； 4'd2: { a,b,c,d,e,f,g}=7'b1101101； 4'd3: { a,b,c,d,e,f,g}=7'b1111001； 4'd4: { a,b,c,d,e,f,g}=7'b0110011； 4'd5: { a,b,c,d,e,f,g}=7'b1011011； 4'd6: { a,b,c,d,e,f,g}=7'b0011111； 4'd7: { a,b,c,d,e,f,g}=7'b1110000； 4'd8: { a,b,c,d,e,f,g}=7'b1111111； 4'd9: { a,b,c,d,e,f,g}=7'b1110011； default: { a,b,c,d,e,f,g}=7'bx； endcase end endmodule
A、当数码管的a,b,c点亮时，程序的输入D3,D2,D1,D0分别为0，1，1，1；
B、数码管显示的字形范围为0至9
C、驱动共阴数码管
D、驱动共阳数码管
E、当数码管的b,c,f,g点亮时，程序的输入D3,D2,D1,D0分别为0,1,0,0；

13、以下程序描述的状态机是Mealy型 always@(current_state or iTRIG or DY_cnt) begin case( current_state ) S0: begin DY1 = 0; if (iTRIG) begin next_state = S1; end else next_state = S0; end S1: begin if (DY_cnt <= DY_time) begin next_state = S1; DY1 = 1; end else begin next_state = S2; DY1 = 0; end end S2: begin DY1 = 0; next_state = S0; end default: begin next_state = S0; end endcase end

14、以下程序描述的状态机是Moore型 always@(current_state or iTRIG or DY_cnt) begin case( current_state ) S0: begin DY1 = 0; if (iTRIG) begin next_state = S1; end else next_state = S0; end S1: begin if (DY_cnt <= DY_time) begin next_state = S1; DY1 = 1; end else begin next_state = S2; DY1 = 0; end end S2: begin DY1 = 0; next_state = S0; end default: begin next_state = S0; end endcase end

15、已知时钟信号clkin的频率为200MHz的方波信号，下面程序中clk1的频率为40MHz。 module function(rst, clkin, clk1); input clkin, rst; output clk1; reg[2:0] m, n; reg clk1; always @(posedge clkin) begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; end end endmodule

16、已知时钟信号clkin的频率为50MHz的方波信号下面程序中clk1信号的占空比为40% module function(rst, clkin, clk1); input clkin, rst; output clk1; reg[2:0] m, n; reg clk1; always @(posedge clkin) begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==9) m<=0; else m<=m+1; if(m<5) clk1<=1; else clk1<=0; end end endmodule

17、已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clk1信号的占空比为50% module function(rst, clkin, clk1); input clkin, rst; output clk1; reg[2:0] m, n; reg clk1; always @(posedge clkin) begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) begin m<=0; clk1<=~clk1;end else m<=m+1; end end endmodule

18、下列程序是驱动共阳数码管的。 module decode(data,out); input[3:0] data; output[7:0] out; reg[7:0] out; always@(data) begin case(data) 4'b0000:out<=8'b11000000; 4'b0001:out<=8'b11111001; 4'b0010:out<=8'b10100100; 4'b0011:out<=8'b10110000; 4'b0100:out<=8'b10011001; 4'b0101:out<=8'b10010010; 4'b0110:out<=8'b10000011; 4'b0111:out<=8'b11111000; 4'b1000:out<=8'b10000000; 4'b1001:out<=8'b10011000; default:out<=8'b11111111; endcase end endmodule

学习通可编程逻辑电路设计及应用

在现代电子技术中，可编程逻辑电路（Programmable Logic Circuit，PLC）被广泛应用于控制系统、通信系统、计算机和电子设备中。学习通可编程逻辑电路设计及应用是电子工程专业中的一门重要课程，它涉及到可编程逻辑器件的基本原理、设计方法、应用场景等内容。

可编程逻辑电路的基本原理

可编程逻辑电路是由特定的可编程逻辑器件组成的电路，这些器件具有可编程性，可以按照特定的逻辑和功能要求进行编程。常见的可编程逻辑器件包括可编程门阵列（Programmable Gate Array，PGA），复杂可编程逻辑器件（Complex Programmable Logic Device，CPLD）和现场可编程门阵列（Field Programmable Gate Array，FPGA）。

可编程逻辑电路的基本原理是通过逻辑门电路（如与门、或门、非门等）进行逻辑运算和信号处理，实现特定的功能。逻辑门电路的输入信号和输出信号可以通过编程方式进行调整和配置，从而实现灵活的功能定制和可编程性。

可编程逻辑电路的设计方法

可编程逻辑电路的设计方法主要包括硬件描述语言（Hardware Description Language，HDL）和可视化编程软件两种方式。

HDL是一种专门用于描述数字电路的语言，它可以描述数字电路的结构、功能和时序等特性。常见的HDL语言包括VHDL和Verilog等。通过HDL语言，可以将可编程逻辑电路的设计与编程过程进行结合，实现高效的电路设计和性能优化。

可视化编程软件是一种基于图形化界面的编程方式，它可以直观地描述电路的结构和功能，并通过拖拽和连接等方式实现电路的设计和编程。常见的可视化编程软件包括LabVIEW和Quartus II等。

可编程逻辑电路的应用场景

可编程逻辑电路在电子工程领域中有着广泛的应用场景，主要包括以下方面：

  • 控制系统

    • 可编程逻辑电路可以实现工业自动化控制、机器人控制、电机驱动等方面的功能，通过编程方式实现灵活的控制策略和优化的控制效果。

  • 通信系统

    • 可编程逻辑电路可以实现通信协议、数据压缩、加密解密等方面的功能，通过编程方式实现高效的通信传输和数据处理。

  • 计算机

    • 可编程逻辑电路可以实现处理器、存储器、输入输出接口等方面的功能，通过编程方式实现高效的计算和数据存取。

  • 电子设备

    • 可编程逻辑电路可以实现手机、平板电脑、智能穿戴等方面的功能，通过编程方式实现复杂的应用和优化的用户体验。

总结

学习通可编程逻辑电路设计及应用是电子工程专业中的一门重要课程，它涉及到可编程逻辑器件的基本原理、设计方法、应用场景等内容。通过学习这门课程，可以掌握可编程逻辑电路的设计和编程技术，为电子工程领域的应用提供有力的支持。


APTT试验中，一般不需要

A.在（ ）方式下，主机和外设不能同时工作
B.下列关于计划审计工作的说法，正确的是( )。
C.下列不属于记账凭证审核内容的有（ ）。
D.同一个关系模型的任意两个元组值（ ）。


相对密实度主要用于比较不同砂土的额密实度大小。（ ）

A.下列哪种组织常存在于正在生长的器官中（ ）。
B.直接灰化法中常用来做灰化助剂的化合物有：（ ）
C.在配置访问列表的规则时，以下描述正确的是：（ ）
D.在下列物料中，电选时吸附在辊筒上的物料有（）。


人体所有关节的关节腔内均呈负压状态。（ ）

A.合同中如果没有规定履行期限,意味着债务人可以无限期不履行合同。
B.TCL并购法国阿尔费公司，这属于
C.（ ）是人性的标志，是人区别于动物、人之为人的重要标准
D.阳虚与气虚的主要区别是（）


被称为“算圣”的古代数学家是()。

A.Linux的模块化设计，抢占式内核带有微内核的影子。( )
B.以下哪项不属于自动化立体仓库中的设备
C.抱死是制动器将轮胎夹紧,轮胎对于制动器没有相对运动。
D.儿童被商品包装吸引发生的购买行为属于（ ）。


货物组托时，一次搬多箱货物可以节约时间。

A.气候变换可成为感冒发生的诱因
B.本课程按照哪种逻辑结构开展的（ ）。
C.肌原纤维中细肌丝是由（ ）组成。
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杜诗“一片花飞减却春，风飘万点正愁人”直接影响了宋代哪位词人的词

A.水泵的流量越小，其扬程会( )。
B.人走上社会后仍然要学习做人做事的知识和道理，这属于_
C.良渚古城结构为双重城结构,分为内城和外城。
D.房屋征收实施单位不得以营利为目的


当（ ）时，微可压缩流体的不稳定渗流的压力公式能进一步简化。

A.由于企业的存在可以节省交易费用，所以企业的规模会持续扩大。
B.根据个人所得税法律制度的规定，下列各项中，属于工资、薪金所得项目的是（　　）。
C.汽车空调暖风系统按热量的来源可以分为余热式和独立式。
D.在制作PPT过程中，图片使用的原则有


3.6和平共处五项原则的倡导国是

A.肌肉浅薄部位腧穴进针法应用
B.在Word编辑状态下，绘制文本框命令所在的选项卡是_____。
C.属性A与B独立当且仅当A与B不相关。
D.在阅读教学中，教师既要尊重学生的独特感悟与理解，也要对学生进行必要的引导。


下列适合酿造起泡葡萄酒的葡萄品种是（）

A.为了构建和谐医患关系医务人员应重点维护
B.赞美别人对每个人来说都是一种无师自通的能力。
C.下列选项中不是开普勒计算火星轨道的前提条件的是（）。
D.交代变质作用又称气液变质作用。


跟镜头是摄影机始终跟随运动的主体，详尽、突出地表现主体。

A.《书谱》不是用楷书写成的。()
B.用于克服肌肉拮抗力，矫正患肢短缩移位的手法是：
C.下列不属于软弱地基的土层是
D.蒸馏法中，下列会使测定结果偏高的是（ ）。


精梳机的上、下钳板开合一次称为一个运动周期。

A.华人区的建筑规定：建筑面积需占地面积四分之三以下，邻舍中间距离至少3公尺。
B.（ ）是商业银行经营管理的核心内容，直接影响银行的经营利润。
C.本门课程将主要介绍哪些内容
D.代表合伙企业中执行合伙企业事务的合伙人，是合伙企业中的单位负责人


蛋类含蛋白质约（）（2分）

A.《新建铁路工程测量规范》中，偏角法测设铁路曲线闭合差的纵向限差为（ ）。
B.Addison病的自身抗原是：
C.36．SLE.临床表现，下列哪项表述不正确（）
D.服装设计过程中，服装效果图并不是整体着装状态的展现形式。


奉先殿是个“土”字形宫殿。

A.在Excel中，每个工作簿（）工作表。
B.王孟英的学术主张有哪些（）
C.df742664e5fc4c799a35e80f6766703b.png
D.电子认证按认证的主体可划分为


药用硼酸含量的测定中为了增加硼酸的酸性向其中加入（）

A.Java反射框架主要提供以下功能，哪一个是错误的
B.下列哪种致痛物质是由损伤细胞释放出的相关酶在局部合成的
C.竹醋液是竹材炭化过程中，在高温阶段收集的气体经冷却得到常温液体物质
D.色小如粟，高出皮肤，抚之碍手，压之褪色，此为( )



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