中国大学数字电路_3期末答案(慕课2023课后作业答案)
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1.1 数制介绍随堂测验
1、中国作业对于七进制而言，大学电路答案答案70为有效码。数字
2、期末
3、慕课R进制的课后进位规则是“逢R进1”，有1，中国作业2，大学电路答案答案…，数字R个数码。期末
4、慕课十六进制数有0，课后1，中国作业2，大学电路答案答案… ，数字14，15等16个数码。
5、15H=15D
1.2 数制转换随堂测验
1、十进制数88等于十六进制数 。
A、46H
B、68H
C、58H
D、5CH
2、十进制数（+10.25）10的二进制补码表示为 ：
A、（0 1010.01）2
B、（0 1010. 10）2
C、（0 0111.10）2
D、（0 0110. 11）2
3、已知A=（10．44）10（下标表示进制），下列结果正确的是A=
A、（1010．1）2
B、（0A．8）16
C、（12．4）8
D、（20．21）5
4、10110.11B转化成8进制数为 。
A、（52.3）8
B、（26.6）8
C、（52.6）8
D、（26.3）8
5、如果一个十六进制计数器的计数在（39FF）16的基础上增1，则应显示 。
A、4000
B、3A00
C、3900
D、4A00
6、任意的十进制数转化成R进制，方法是除R取余，逆序排列 。
1.3 二进制正负数及其表示随堂测验
1、当用8位二进制数表示一定点小数时，其最大值取值为
A、127/128
B、127
C、255
D、255/256
2、定点表示法中小数点的位置是固定不变的，符号'.'不必表示出来。
3、浮点表示法中，小数点移动的规则是小数点右移一位，相当于尾数的数码向右移一位，而阶码加1。
1.4 二进制数补码及其运算随堂测验
1、二进制数X=-1101，则其原码是
A、1101
B、11101
C、01101
D、-1101
2、二进制数X=-1101，则其反码是
A、1101 （b） （c） （d）
B、11101
C、10010
D、10011
3、二进制数X=-1101，则其补码是
A、1101
B、11101
C、10010
D、10011
4、负数的原码、反码、补码的符号位均为1。
5、[[X]反]反＝[X]原
6、正数的原码、反码和补码是一样的。
7、乘法运算可用加法和移位两种操作实现，而除法运算可用减法加移位操作实现。
8、[[X]补]补＝[X]原
9、二进制数的补码就是将原码按位取反，最低位加1。
10、补码的数值部分仅仅是在反码的最后一位加1即可。
第2讲 码制
2.1 码制定义随堂测验
1、通常数码有两种功能：一是表示数量的大小，二是作为事物的代码。
2、数字系统中一般都采用二进制数码0、1来进行编码。
3、N位二进制代码可以表示个对象。
4、有权码1001一定表示十进制数9。
5、数字和字符可以编码，但标点符号是无法编码的。
2.2 BCD随堂测验
1、(75) =( ) 8421BCD
A、1110101
B、01110101
C、111101
D、1001011
2、(1011)8421BCD=( )10
A、禁用码
B、12
C、13
D、11
3、已知某二进制数为（10111101010.1）2，则下列转换正确的是
A、（5724.4）8
B、（BD4. 8）16
C、（1514.2）10
D、（0100100001000111.1000）余3-BCD
4、十进制数5用631-1BCD码表示为
A、1011
B、0111
C、0101
D、1001
5、一组4位二进制数组成的BCD码可表示16以内的任何一个十进制数。
6、BCD码均为恒权码，如8421-BCD、5421-BCD、余3-BCD码等。
7、8421BCD码不能用来表示大于9的十进制数 。
8、BCD码是一种人为选定的表示0～9这十个字符的代码。
9、(0011)8421BCD=(0011)5421BCD =( 3 )10
2.3 格雷码随堂测验
1、格雷码是一种有权码，任何两个相邻的N位格雷码仅有一位码元不同。
2、任何两个相邻的十进制数的格雷码仅有一位不同，这样可大大减小代码变化时出现的错误概率，所以它是一种错误最小化代码。
3、格雷码都是无权码。
4、0～9中任何两个相邻的十进制数的格雷码仅有一位不同。
5、典型格雷码具有镜面反射特性，所以又称反射码。
2.4 检错码和纠错码随堂测验
1、下列代码中 可以在一定条件下获得纠错功能。
A、5421BCD码
B、奇校验码
C、偶校验码
D、各代码间的最小Hamming距离为3的代码
2、误差检验码具有发现错误并纠正的能力。
3、增加监督码元后，使整个码组“1”码元的数目为奇数，称为奇校验码。
4、‘110011’有偶数个1，它可增加的偶校验码为1。
5、奇偶校验码可以检测单向单错，且为可分离码。
2.5 字符-数字代码随堂测验
1、ASCII编码一般为 位。
A、7
B、8
C、9
D、10
2、ASCII码中十进制数0~9采用相同的高三位，即011。
3、英文字母a和A的ASCII码是相同的。
第3讲 逻辑代数的基本概念和运算规则-上
3.1 逻辑代数的三种基本运算随堂测验
1、
A、与或非
B、或与非
C、同或
D、异或
2、
A、与
B、或
C、非
D、与非
3、
A、与
B、或
C、或非
D、与非
4、
A、与非
B、或非
C、同或
D、异或
5、逻辑变量的取值只有两种：“1”或“0”。这里的“1”和“0”既可表示数量的大小，又可表示完全对立的两种状态。
6、逻辑运算中，A+A+1=1。
3.2 逻辑函数的描述方式随堂测验
1、辑函数的描述有多种，下列仅 描述是惟一的。
A、逻辑函数表达式
B、真值表
C、逻辑电路图
D、语言描述
2、三变量的真值表输入有 种不同的取值。
A、3
B、8
C、4
D、9
3、波形图反映了各个逻辑变量的逻辑值随时间变化的规律。
4、真值表和卡诺图的逻辑函数表示都是唯一的。
5、逻辑函数的各种描述方法之间均可以相互转换。
第4讲 逻辑代数的基本概念和运算规则-下
4.1 逻辑代数基础随堂测验
1、
A、与非门
B、或非门
C、同或门
D、异或门
2、下列描述式中，等式不成立的是 。
A、
B、
C、
D、
3、
A、与非门
B、或非门
C、异或门或同或门
D、与或非门
4、一个4输入端或非门，使其输出为1的输入变量组合有 种。
A、1
B、4
C、8
D、15
5、一个4输入端与非门，使其输出为0的输入变量组合有 种。
A、1
B、2
C、4
D、15
6、若X＋Y=X，则必有Y=0。
7、A⊙B⊙C =A⊕B⊕C
8、已知X＋Y=X＋Z，则必有Y=Z。
9、偶数个变量同或的结果与异或的结果互非。
10、奇数个逻辑变量A连续同或，结果为 ______。
4.2 逻辑代数的基本定律随堂测验
1、
A、
B、
C、
D、
2、
A、
B、
C、
D、
3、
A、
B、
C、
D、
4、
A、
B、
C、
D、
5、根据对偶定理，逻辑式与其对偶式是相等的。
6、一个包含变量A的逻辑等式中，若以另外一个逻辑式代入式中所有A的位置，则等式可能不再成立。
7、定理指出，对于任意一个逻辑式Y，若将其中所有的“·”换成“+”，“+”换成“·”，“0”换成“1”，“1”换成“0”，原变量换成反变量，反变量换成原变量，则得到的结果就是Y的逻辑非。
8、对于任何一个逻辑式Y，若将其中的“·”换成“+”，“+”换成“·”，“0”换成“1”，“1”换成“0”，则可得到一个新的逻辑式Y*， Y*即为Y的 式。
第5讲 逻辑函数的公式化简法
5.1 逻辑函数的最简形式和最简规则随堂测验
1、逻辑函数的最简“与-或式”规则是乘积项（与项）最少，且每个乘积项里的因子最少。
2、逻辑函数的最简形式是唯一的。
5.2 逻辑函数常用的公式化简法随堂测验
1、下列等式正确的是 。
A、A+AB+B=A +B
B、
C、
D、
2、逻辑代数的运算法则不正确的是 。
A、
B、
C、
D、
3、逻辑函数化简结果正确的是 。
A、Y=A
B、Y=B
C、Y=1
D、Y=A+B
4、下列描述式中，等式不成立的是 。
A、
B、
C、
D、
5、逻辑函数化简结果正确的是 。
A、Y=A+D
B、
C、Y=AD
D、Y=A+B
6、逻辑函数化简结果正确的是 .
A、
B、Y=A
C、Y=ABCD
D、
7、逻辑函数化简结果正确的是 。
A、
B、
C、
D、
8、逻辑函Y=化简结果正确的是 。
A、Y=B
B、Y=1
C、Y=A
D、Y=0
9、逻辑函数化简正确的是
A、
B、
C、
D、
10、逻辑函数 化简结果正确的是 。
A、Y=A
B、Y=B
C、Y=1
D、Y=A+B
5.3 指定器件的逻辑函数化简随堂测验
1、逻辑函数，可用与非门和非门表示为 。
A、
B、
C、
D、
2、逻辑函数Y=AB+AC+BC，可用与非门表示为 。
A、
B、
C、
D、
3、逻辑函数，可用与非门和非门表示为 。
A、
B、
C、
D、
第6讲 逻辑函数的卡诺图表示
6.1 最小项定义及其性质随堂测验
1、一个4变量逻辑函数，下列 是其最小项之一。
A、ABC+D
B、ACD
C、AB+CD
D、
2、在输入变量的任何取值下必有一个且仅有一个最小项的值为0。
3、任意两个最小项的乘积为0。
4、某一最小项若不包含在逻辑式F中，则必在F的对偶式中。
5、在n变量逻辑函数中，若m为包含n个因子的乘积项，而且这n个变量均以原变量或反变量的形式在m中出现一次，则称m为该组变量的 。
6.2 最大项定义及其性质随堂测验
1、下列说法正确的是 。
A、一个逻辑函数全部最小项之和恒等于0
B、一个逻辑函数全部最大项之和恒等于0
C、一个逻辑函数全部最小项之积恒等于1
D、一个逻辑函数全部最大项之积恒等于0
2、在输入变量的任何取值下必有一个且仅有一个最大项的值为1。
3、某一最大项若不包含在逻辑式F中，则必在F的反演式中。
4、任意两个最大项之和为1。
5、在n变量函数中，若M为n个变量之和，且这n个变量均以原变量或反变量的形式在M中出现一次，则称M为该组变量的 。
6.3 逻辑函数的两种标准形式随堂测验
1、将逻辑函数式化为最小项之和的形式为 。
A、
B、
C、
D、
2、将逻辑函数式化为最大项之积的形式为 。
A、
B、
C、
D、
3、将逻辑函数式化为最大项之积的形式为 。
A、
B、
C、
D、
4、函数的反函数是 。
A、
B、
C、
D、
5、将逻辑函数式化为最大项之积的形式为 。
A、
B、
C、
D、
6、将逻辑函数式化为最小项之和的形式为 。
A、
B、
C、
D、
7、
A、
B、
C、
D、G(A,B,C)=A(B+C)
8、一个4输入端与非门，使其输出为1的输入变量组合有 。
A、1
B、2
C、4
D、15
9、将逻辑函数式化为最小项之和的形式为 。
A、
B、
C、
D、
10、任何逻辑函数均可化为最小项之积或最大项之和的标准形式。
6.4 卡诺图定义及其特点随堂测验
1、卡诺图中紧挨着的方格是逻辑相邻的，上下、左右相对应的方格不是相邻的。
2、卡洛图的每个小方格代表逻辑函数的一个 。
3、卡洛图中几何相邻的小方格具有 相邻性，即两相邻小方格所代表的最小项只有一个变量取值不同。
4、卡诺图中变量的取值不能按照自然二进制数的顺序排列，必须按 码排列。
5、卡诺图中的小方格数等于最小项总数，若逻辑函数的变量数为4，则小方格数为 个。
6.5 逻辑函数的卡诺图表示随堂测验
1、逻辑函数的卡洛图表示正确的是 。
A、
B、
C、
D、
2、
A、
B、Y=m1+m4+m7
C、
D、
3、逻辑函数的卡诺图表示不是唯一的。
第11讲 其它类型数字集成电路
11.1 其它类型数字集成电路结构及特点随堂测验
1、目前，下列集成电路中，速度最慢的是 。
A、PMOS
B、NMOS
C、TTL
D、ECL
2、目前，下列双极型电路中，功耗最低且集成度较大的是 。
A、TTL
B、ECL
C、IIL
D、HTL
3、Bi-CMOS集成门电路 部分通常采用CMOS结构。
4、ECL集成门电路中的三极管导通时为 状态，所以其工作速度快。
5、Bi-CMOS集成门电路 部分通常采用双极型晶体管。
11.2 TTL电路与CMOS电路的接口电路随堂测验
1、用CMOS 电路驱动TTL电路，下面 措施不可行。
A、将同一个封装内的门电路并联使用
B、使用分立元件接口电路实现电流扩展
C、在CMOS电路的输出端增加一级CMOS驱动器
D、在CMOS电路的输出端增加电源接入TTL电路
2、当需要将TTL门与CMOS门两种器件互相连接时，在驱动门和负载门之间，关系不正确的是 。
A、VOH(min)≥VIH(min)
B、VOL(max)≤VIL(max)
C、— IOH(max) ≤nIIH(max)
D、IOL(max) ≥ — mIIL(max)
3、TTL74系列电路可直接驱动CMOS 74HCT系列电路。
4、TTL74LS系列电路可直接驱动CMOS 4000系列电路。
11.3 使用数字集成电路的注意事项随堂测验
1、下列 电路输出端不可以直接并联使用。
A、CMOS传输门
B、CMOS电路的OD门
C、TTL电路的OC门
D、TTL三态门
2、下列关于TTL集成电路使用注意事项错误的是：
A、TTL输出端一般不允许并联使用，也不允许直接与+5V电源或地线连接
B、TTL输入端外接电阻需慎重
C、TTL电路要尽量加长地线，以减小干扰
D、TTL电路要在电路切断电源的时候，插拔和焊接集成电路块
3、下列关于CMOS集成电路使用注意事项错误的是：
A、焊接CMOS电路时，不能使用25W以上的电烙铁
B、CMOS输入端多余的输入端不允许悬空，应按逻辑要求接VDD和VSS
C、CMOS输出端允许直接与VDD和VSS连接
D、CMOS器件一般需作防静电处理
4、CMOS器件的输入信号严禁超出电源电压范围。
5、多个具有三态输出功能的TTL逻辑门的输出端相连，使用时必须满足： 任何时刻，最多只有一个三态门的输出有效，其它三态门都是高阻抗输出条件。
第7讲 逻辑函数的卡诺图化简法
7.1 用卡诺图化简逻辑函数的基本性质随堂测验
1、卡诺图中2n个相邻“1”格的最小项可以合并成一个与项，并消去n个变量。
2、只有一个变量不同的两个最小项的乘积等于各相同变量之积。
3、4变量卡诺图，可圈的相邻小方格最大数为8。
4、在n个变量的卡诺图中，若有个“1”格相邻（k=0，1，2，3，…，n），它们可以圈在一起加以合并，合并时可以消去k个不同的变量，简化为一个具有（n-k）个变量的与项。
5、只有一个变量不同的两个最大项的乘积等于各相同变量之和。
6、卡诺图中2个相邻“1”格的最小项可以合并成一个与项，并消去一个变量。
7.2 用卡诺图求最简与或表达式随堂测验
1、
A、Y=A+C+D
B、Y=AB+C+D
C、
D、
2、
A、
B、
C、
D、
3、
A、
B、
C、
D、
4、
A、Y=B+C+D
B、
C、
D、Y=A+C+D
5、
A、
B、
C、
D、B或C
6、
A、
B、
C、
D、
7、
A、
B、
C、
D、
8、卡诺图化简得到的最简与或式是唯一的。
7.3 无关项及其在化简中的应用随堂测验
1、8、用卡诺图法将逻辑函数化为最简“与或”式，给定的约束条件为，结果正确的是 。
A、
B、
C、
D、
2、
A、
B、
C、
D、
3、逻辑函数的最简与或式是 。
A、
B、
C、
D、
4、
A、
B、
C、
D、
5、用卡诺图法将逻辑函数化为最简“与或”式，给定的约束条件为AB+CD=0，结果正确的是 。
A、
B、
C、
D、Y=B+AD+AC
6、合并最小项时，究竟把卡诺图上的“×”作为1还是0，应以得到的相邻最小项矩形组合最大，而且矩形组合数目最小为原则。
7、在化简逻辑函数时，需要把无关项置0。
8、有时输入变量的某些取值是1还是0皆可，并不影响电路的功能。在这些变量取值下，其值等于1的那些最小项称为 项。
9、约束项和任意项统称为逻辑函数中的 项，在卡诺图中用“×”表示。
10、在某些情况下，输入变量的取值不是任意的。当限制某些输入变量的取值不能出现时，可以用它们对应的最小项恒等于0来表示。这些恒等于0的最小项叫 项。
第9讲 CMOS门电路
9.1 CMOS反相器电路及其特性随堂测验
1、下列 不属于CMOS反相器的特点。
A、静态功耗低
B、工作速度快
C、工作频率不受限制
D、噪声容限高
2、下列器件通常被当做CMOS电路的缓冲器使用的是 。
A、CMOS传输门
B、CMOS反相器
C、CMOS与非门
D、CMOS异或门
3、CMOS反相器为低阻回路，所以带 负载时，充放电速度很快。
4、CMOS逻辑门输出高电平、低电平的典型值为 VDD和 。
5、CMOS反相器和 是构成复杂CMOS逻辑电路的两种基本模块。
9.2 其它典型CMOS集成门电路随堂测验
1、一个二输入CMOS与非门，一输入端接一只10KΩ的电阻接地，另一输入端接变量A，则输出Y= ：
A、0
B、1
C、A
D、
2、一个二输入CMOS异或门，一输入端接一只10KΩ的电阻接地，另一输入端接变量A，则输出Y= ：
A、0
B、1
C、A
D、
3、一个二输入CMOS或非门，一输入端接一只10KΩ的电阻接地，另一输入端接变量A，则输出Y= ：
A、0
B、1
C、A
D、
4、下列CMOS器件可以当做模拟开关使用的是 ：
A、CMOS传输门
B、CMOS或非门
C、CMOS与非门
D、CMOS异或门
5、CMOS与非门的多余输入端可连在高电平上。
9.3 CMOS集成门电路的特点随堂测验
1、下面 性能CMOS相对TTL门电路较差。
A、输入阻抗
B、抗干扰能力
C、工作速度
D、静态功耗
2、下面 说法不符合CMOS集成门电路的特点。
A、噪声容限大
B、温度稳定性好，但抗辐射能力较差
C、扇出能力强
D、集成度高，成本低
3、下面 说法不符合CMOS集成门电路的特点。
A、静态功耗低
B、电源电压范围宽
C、输入阻抗低
D、逻辑摆幅大
4、CMOS集成电路的功耗随频率的升高而显著降低。
5、门电路输出端最多能带同类门的个数称为门电路的 。
第10讲 TTL门电路
10.1 TTL集成门电路的结构随堂测验
1、
A、A
B、B
C、C
D、D
2、下列 门电路输出端可以并联使用？
A、TTL OC
B、TTL或非
C、TTL与非
D、CMOS 异或
3、
A、A
B、B
C、C
D、D
4、TTL与非门输入端悬空相当于接了高电平。
5、TTL门电路输出端不能直接接电源，必须外接电阻后再接电源。
10.2 几种典型的TTL集成复合门电路随堂测验
1、一个二输入TTL与非门，一输入端接一只10Ω的电阻接地，另一输入端接变量A，则输出Y= ：
A、0
B、1
C、A
D、
2、一个二输入TTL或非门，一输入端接一只10Ω的电阻接地，另一输入端接变量A，则输出Y= ：
A、0
B、1
C、A
D、
3、下图所示TTL门电路实现的逻辑功能为 。
A、与非
B、或非
C、同或
D、异或
4、一个二输入TTL异或门，一输入端接一只10Ω的电阻接地，另一输入端接变量A，则输出Y= ：
A、0
B、1
C、A
D、
5、TTL逻辑门输出高电平、低电平的典型值为 和 0.3V 。
10.3 集电极开路（OC）门随堂测验
1、OC门在使用时须在 之间接一电阻。
A、输出与地
B、输出与外接电源
C、输出与输入
D、输入与外接电源
2、下图所示的逻辑关系为：F1= 。
A、
B、
C、
D、
3、下列关于OC门的性质错误的是 ：
A、可将OC门输出端直接并联
B、可根据要求选择外接电源
C、工作时无需外接负载电阻和电源
D、有些OC门可以直接驱动小型继电器
4、下列 电路输出端不可以并联使用？
A、TTL异或门
B、TTL OC门
C、CMOS OD门
D、CMOS 三态门
5、多个集电极开路TTL逻辑门的输出端相并连，可以实现 功能。
10.4 三态（TS）输出门随堂测验
1、TTL三态输出“与非”门电路的输出比TTL“与非”门电路多一个 状态。
A、高电平
B、低电平
C、高阻
D、低阻
2、下图所示的逻辑关系是：F2= 。
A、
B、
C、
D、
3、下列 可以实现总线结构。
A、TTL 异或门
B、TTL同或门
C、CMOS 传输门
D、CMOS三态门
4、下列 可以实现数据的双向传输。
A、TTL 三态门
B、TTL同或门
C、CMOS 传输门
D、CMOS反相器
5、下列 说法错误？
A、CMOS OD门输出端允许直接并联使用
B、CMOS传输门可以直接处理模拟信号
C、TTL门电路输入端接任意电阻均相当于接‘0’电平
D、TTL三态门可输出三种状态，且输出端允许直接并联使用
第12讲 组合逻辑电路的分析和设计方法
12.1 组合逻辑电路的特点及描述随堂测验
1、下列不属于组合逻辑电路的逻辑功能描述方式的是 。
A、真值表
B、逻辑电路图
C、波形图
D、数理方程
2、下列描述组合逻辑电路的方式中具有惟一性的是 。
A、卡诺图
B、逻辑电路图
C、波形图
D、VHDL
3、组合逻辑电路的特点是“入变出即变"。
4、仅由与非门构成的逻辑电路一定是组合电路。
5、组合逻辑电路在电路结构上只由逻辑门组成，不包含 元件，输入和输出之间无反馈。
12.2 组合逻辑电路门级电路分析随堂测验
1、一个4输入端或非门，使其输出为1的输入变量组合有 种。
A、1
B、4
C、8
D、15
2、如下图所示，输出F为1，A、B、C的取值应为 。
A、101
B、011
C、110
D、111
3、分析下图所示电路的逻辑功能，求出其输出的逻辑表达式，并说明电路逻辑功能的特点,下列正确的选项是 。
A、，格雷码变换电路
B、，三变量的奇偶检测电路
C、，格雷码变换电路
D、，三变量的奇偶检测电路
4、组合逻辑电路的分析是指 。
A、已知逻辑要求，列真值表的过程
B、已知逻辑要求，求解逻辑表达式并画逻辑图的过程
C、已知逻辑电路图，求解逻辑表达式并化简的过程
D、已知逻辑电路图，求解或验证逻辑功能的过程
5、分析下图的逻辑电路，其中Y1的逻辑函数表达式为：
A、
B、A⊙B⊙C
C、
D、
12.3 组合逻辑电路门级电路设计随堂测验
1、组合逻辑电路的一般设计流程包括以下步骤：A、进行逻辑抽象；B、将逻辑函数化简或变换成适当的形式; C、写出逻辑函数式 D、选定器件的类型;E、工艺设计; F、画出逻辑电路图。则这些步骤正确的排序是： 。
A、A->D->C->B->F->E
B、A->C->E->F->B->D
C、A->C->D->B->F->E
D、A->C->B->D->E->F
2、用与非门设计四变量的多数表决电路，当输入变量A、B、C、D有三个或三个以上为1时输出为1，输入为其他状态时输出为0。正确的设计电路是 。
A、
B、
C、
D、
3、用或非门设计一个组合电路，其输入为8421BCD码，输出L，当输入数能被4整除时为1，其它情况下为0；下列设计正确的逻辑电路是 。
A、
B、
C、
D、
4、组合逻辑电路设计时应遵循 原则。
5、列出正确的 是组合逻辑电路设计的关键。
12.4 组合逻辑电路中的竞争-冒险现象随堂测验
1、已知函数，若用最少数目与非门实现其功能时，下列 情况可能产生竞争-冒险现象？
A、A=B=1，C=0，D变化时
B、B=C=D=0，A变化时
C、A=C=1，D=0，B变化时
D、A=B=C=0，D变化时
2、逻辑函数在不改变电路功能的前提下，应将其化成下列 形式可消除竞争冒险现象。
A、
B、
C、
D、
3、有冒险必然存在竞争，有竞争就一定引起冒险。
4、由于竞争在电路输出端可能产生尖峰脉冲的现象叫做 现象。
5、消除竞争-冒险现象的方法主要有接入滤波电容、引入选通脉冲、 等。
第13讲 若干常用中规模组合逻辑电路-编码器
13.1 普通编码器工作原理随堂测验
1、三位二进制普通编码器框图如下图所示，用与非门实现逻辑表达式正确的是 。
A、
B、
C、
D、
2、普通编码器在任何时刻只允许有1路有效信号到达编码器的输入端。
3、编码器的逻辑功能是把输入的每一个高低电平信号编成一个对应的 代码。
4、对100个不同的符号进行编码，至少需要 位二进制数。
13.2 优先编码器工作原理随堂测验
1、8线－3线优先编码器74LS148接通电源后，无论编码输入怎样变化，所有输出均被封锁在高电平，则其原因可能是： 。
A、电源有问题
B、编码输入无效
C、选通输入端没有接地
D、扩展端没有接地
2、8线－3线优先编码器的输入为I0-I7，当优先级别最高的I7有效时，其输出的反码的值是 。
A、111
B、010
C、000
D、101
3、8线－3线优先编码器74LS148接通电源后，其选通输出端输出低电平，则其原因可能是： .
A、电源有问题
B、无有效编码输入
C、选通输入端没有接地
D、扩展端没有接高电平
4、8线－3线优先编码器74LS148接通电源后，若编码信号输入从~依次为01000101，则其编码输出为 。
5、优先编码器的特点是允许同时输入多个编码信号，但只对其中 的信号进行编码。
13.3 MSI编码器芯片举例及应用示例随堂测验
1、用两片74LS148接成16线-4线优先编码器，正确的连接电路图是 。
A、
B、
C、
D、
2、8线－3线优先编码器74LS148接成如图所示电路，则表中（2）所对应的编码值是：
A、1001
B、1000
C、0111
D、0110
3、下表所列真值表的逻辑功能所表示的逻辑器件是：
A、译码器
B、普通编码器
C、优先编码器
D、比较器
4、8线－3线优先编码器74LS148接成下图所示电路，则该电路构成了 逻辑功能。
第14讲 若干常用中规模组合逻辑电路-译码器
14.1 二进制译码器随堂测验
1、已知74LS138译码器的输入三个使能端（S1=1，）时，地址码A2A1A0=011，则输出~是 。
A、11111101
B、10111111
C、11110111
D、11111111
2、已知74LS138译码器的输入三个使能端（S1=0，）时，地址码A2A1A0=001，则输出~是 。
A、11111101
B、11111111
C、11110111
D、00000010
3、已知74LS138译码器的输入三个使能端设置为S1=1，，则下图所示电路的逻辑功能为 。
A、1位全加器
B、1位全减器
C、半加器
D、编码器
4、常用的译码器有二进制译码器、二-十进制译码器和 等。
5、是编码的反操作，其逻辑功能是将每个输入的二进制代码对应输出为高、低电平信号。
14.2 二十进制译码器随堂测验
1、写出下图中Z1、Z2、Z3的逻辑函数表达式，并化为最简的”与-或”表达式，正确的是： 。
A、
B、
C、
D、
2、试画出用4-16线译码器74LS154和门电路产生如下多输出逻辑函数的逻辑图，正确的是 。
A、
B、
C、
D、
3、译码器哪个输出信号有效取决于译码器的地址输入信号。
14.3 显示译码器随堂测验
1、下列 不属于LED的优点。
A、工作电压低
B、响应时间短
C、亮度较高
D、工作电流较小
2、下列 不属于LCD的特点。
A、功耗极小
B、响应时间一般较LED长
C、亮度较高
D、工作电压较低
3、下列属于常用的数码显示器的有:
A、LED
B、LCD
C、离子显示板
D、荧光数码管
4、由发光二极管组成的七段数码显示器，当采用共阳极接法时，若a~g=0100100，则显示的数字是 。
5、半导体数码显示器的内部接法有两种形式：共阳极接法和共阴极接法。对于共阴极接法的发光二极管数码显示器，应采用 电平驱动七段显示译码器。
6、显示译码器的逻辑功能是将数字（0～9）、文字、符号（A~F)等的二进制代码翻译并显示出来，它包括 和数码显示器两部分。
14.4 译码器应用示例随堂测验
1、下列可用作数据分配器的是 。
A、普通编码器
B、优先编码器
C、加法器
D、译码器
2、试用3线-8线译码器和门电路设计1位二进制全减器电路。其中，输入为被减数（Ai）、减数（Bi）和来自低位的借位（Ci-1）；输出为两数之差（Si）和向高位的借位信号（Ci）。则正确的电路设计是：
A、
B、
C、
D、
3、试用3线-8线译码器和门电路产生如下多输出逻辑函数的电路图。正确的是
A、
B、
C、
D、
4、在存储器中，译码器输入地址码，输出为存储单元地址，如 位地址线可寻址个单元。
5、在需进行大容量译码时，可将译码器芯片进行 。
第15讲 若干常用中规模组合逻辑电路-分配器和选择器
15.1 数据分配器随堂测验
1、在下列器件中，不属于组合逻辑电路的是： 。
A、环形计数器
B、数据分配器
C、优先编码器
D、二-十进制译码器
2、1路-路数据分配器数据输入端的个数是： 。
A、n
B、2n
C、
D、1
3、下列 可以当做数据分配器使用。
A、加法器
B、译码器
C、优先编码器
D、普通编码器
4、试用门电路设计一个1路-4路数据分配器，正确的是：
A、
B、
C、
D、
5、数据分配器和译码器有着相同的基本电路结构形式。
15.2 数据选择器工作原理随堂测验
1、数据选择器是把 输入接过来送给 输出。
A、一个，多个中的一个
B、一个，一个
C、多个中的一个，一个
D、多个中的一个，多个中的一个
2、8选1数据选择器CT4151芯片构成下图所示电路，则Y(D，C，B，A)= 。
A、（3,4,7,8,13）
B、（1，3,4,7,8,13）
C、（1，3,4,7,8,9,13）
D、（3,4,7,8,9,13）
3、一个64选1的数据选择器有 个选择控制信号输入端。
A、6
B、8
C、16
D、32
4、一个数据选择器的地址端有3个时，最多可以有 个数据输入信号。
A、3
B、6
C、8
D、16
5、若将一组并行数据转换为串行数据输出可以应用 。
A、数据选择器
B、数据分配器
C、加法器
D、比较器
15.3 MSI数据选择器及其应用随堂测验
1、试用一片8选1数据选择器74LS152设计一函数发生电路，其功能如下表所示。正确的设计是:
A、
B、
C、
D、
2、使用数据选择器和数据分配器实现组合逻辑函数F的共同点不包括：
A、省时方便
B、一般需对F进行化简，设计比较繁琐
C、集成芯片使用的数目一般较少
D、检查和排除故障容易
3、用双4选1数据选择器设计三变量的逻辑函数：，正确的是:
A、
B、
C、
D、
4、用一片8选1数据选择器74LS151实现逻辑函数，正确的是:
A、
B、
C、
D、
5、下图为由双4选1数据选择器74LS153和门电路组成的组合逻辑电路,则输出Z与输入X3X2X1X0之间的逻辑关系是：
A、检测8421BCD码
B、全加器
C、编码器
D、偶数“1”检测器
第16讲 若干常用中规模组合逻辑电路-加法器
16.1 加法器工作原理随堂测验
1、某组合逻辑电路的输入（A、B、C）输出波形（X、Y）如下图所示，则其逻辑功能是：
A、编码器
B、半加器
C、1位全加器
D、译码器
2、半加器和的输出端与输入端的逻辑关系是 。
A、与非
B、或非
C、与或非
D、异或
3、四位超前进位加法器74LS283提高了工作速度，原因在于 。
A、各位的进位是依次传递的
B、它是四位串行进位加法器
C、内部具有四个全加器
D、各位的进位是同时形成的
4、下图所示为2个4位二进制数相加的串接全加器逻辑电路图，运算后的COS3S2S1S0结果是 。
A、11000
B、11001
C、10111
D、10101
5、两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化为若干步 运算和移位进行的。
6、是构成数字电路中算术运算器的基本单元。
16.2 MSI加法器示例及应用随堂测验
1、用74LS138和与非门实现一个全加器，电路正确的是： 。
A、
B、
C、
D、
2、设计一个代码转换电路，要求将BCD代码的8421码（DCBA）转换成余3码（Y3Y2Y1Y0），则可实现该功能的电路是 。
A、
B、
C、
D、
3、试设计一个代码转换电路，将余3码（Y3Y2Y1Y0）转换成8421BCD码（DCBA），则可实现该逻辑功能的电路是： 。
A、
B、
C、
D、
第17讲 若干常用中规模组合逻辑电路-数值比较器及奇偶校验器
17.1 比较器随堂测验
1、下列叙述错误的是： 。
A、数值比较器可以比较数字大小
B、实现两个一位二进制数相加的电路叫全加器
C、译码器也可以当做数据分配器使用
D、编码器可分为普通编码器和优先编码器
2、74LS85为四位二进制数据比较器。如果只进行4位数据比较，那么三个级联输入端a<b，a>b，a=b应为： 。
A、a<b接地，a>b接地，a=b接地
B、a<b接高电平，a>b接高电平，a=b接高电平
C、a<b接高电平，a>b接高电平，a=b接地
D、a<b接地，a>b接地，a=b接高电平
3、在下列器件中，不属于组合逻辑电路的是： 。
A、数据选择器
B、移位寄存器
C、数值比较器
D、超前进位加法器
4、数值比较器一般仅能比较两个数值是否相等。
5、数值比较器的扩展使用时，如需有较高的运算速度，则需采用 （串行/并行）扩展方式。
17.2 奇偶校验器随堂测验
1、如果采用偶校验方式，下列选项中接收端收到的校验码， 是不正确的。
A、00100
B、10100
C、11011
D、11110
2、已知字符T的ASCII码值的十进制表示为84D，如果将最高位设置为奇校验位，则字符M的ASCII码值设置奇校验位后，它的二进制表示为 。
A、01001101
B、11001101
C、01101011
D、10111101
3、当传送十进制数5时，在8421奇校验码的校验位上值应为1。
4、奇偶校验器具有单向单错的检测功能。
5、当传送十进制数7时，在余3BCD偶校验码的校验位上值应为1。
6、数据传输中接收及发送方约定采用偶校验，接收方收到这样一组数据（111001010）2（最后一位为监督码元），则数据是 （正确/错误）的。
第18讲 SR锁存器
18.1 触发器概述随堂测验
1、按照电路结构和动作特点，触发器可以分为： 。
A、SR锁存器
B、同步（电平）触发器
C、主从（脉冲）触发器
D、边沿触发器
2、按照表现出来的逻辑功能，触发器可以分为： 等。
A、D触发器
B、JK触发器
C、静态触发器
D、T和T’-FF
3、若需存储n位二值信息，则至少需要 个触发器。
4、触发器有 （数字）个稳定状态。
5、能够存储 的基本单元电路称为触发器。
18.2 与非门构成的SR锁存器工作原理随堂测验
1、与非门构成的基本RS触发器，在下列 情况下可复位。
A、
B、,初态为0
C、
D、
2、已知基本RS触发器的、的电压波形，则下列Q、的电压波形正确的是 。
A、
B、
C、
D、
3、基本RS触发器的特性方程，它的约束条件为 。
A、
B、
C、
D、
4、与非门构成的基本RS触发器，在下列 情况下处于“1”态。
A、
B、，初态为0
C、
D、
5、与非门构成的基本RS触发器，当输入时，没有有效的输出信号，所以被定为禁止状态。
18.3 或非门构成的SR锁存器工作原理随堂测验
1、或非门构成的基本RS触发器，在下列 情况处于“0”态。
A、，初态为1
B、
C、
D、
2、下列触发器中，输入信号直接控制输出状态的是 。
A、基本RS触发器
B、同步RS触发器
C、主从JK触发器
D、维持阻塞D触发器
3、或非门构成的基本RS触发器，在下列 情况可直接置位。
A、
B、
C、
D、
4、或非门构成的基本RS触发器的约束条件是。
5、或非门构成的基本RS触发器，输入时，触发器处于 态。
第19讲 触发器电路结构及动作特点
19.1 同步(电平)触发器的电路结构及动作特点随堂测验
1、同步JK触发器与同步D触发器的特性方程分别是 。
A、
B、
C、
D、
2、同步触发器的触发方式是 触发。
A、边沿
B、直接置位复位
C、脉冲
D、电平
3、当现态时，具备时钟条件后JK触发器的次态为 。
A、
B、
C、
D、
4、同步触发器产生空翻现象的原因包括： 。
A、采用主从触发方式
B、采用边沿触发方式
C、采用电平触发方式
D、在触发期间输入信号发生多次改变
5、在时钟脉冲CP信号为高电平期间，因输入信号变化而引起触发器状态变化多于一次的现象，称为 。
19.2 主从(脉冲)触发器的电路结构及动作特点随堂测验
1、下列触发器中，存在一次变化现象的是 。
A、基本RS触发器
B、主从JK触发器
C、主从RS触发器
D、维持阻塞触发器
2、当输入J=K=1时，JK触发器所具有的功能是 。
A、置0
B、置1
C、保持
D、翻转
3、使触发器的状态变化分两步完成的触发器结构是 。
A、主从触发器
B、边沿触发器
C、电平触发器
D、同步触发器
4、若主从结构RS触发器的CP、S、R、各输入的电压波形已知，，触发器初态Q=0，下列Q的输出波形正确的是 。
A、
B、
C、
D、
19.3 边沿触发器的电路结构及动作特点-双极型随堂测验
1、当集成下边沿D型触发器的异步置0端，异步置1端时，触发器的状态 .
A、为0
B、为1
C、无法确定，与CP有关
D、无法确定，与D和Qn有关
2、若一边沿JK触发器的原状态为0，欲在CP作用后变为1状态，则激励函数JK的值应是 。
A、J＝1，K＝1
B、J＝0，K＝×
C、J＝1，K＝×
D、J＝×，K＝0
3、已知维持阻塞D触发器各输入端的电压波形如图所示，设触发器初态Q=0，下列Q、端对应的电压波形正确的是 。
A、
B、
C、
D、
4、对于维持阻塞结构的D触发器，当CP=1期间，输入信号D由1跳转到0，则由于，输出状态Q也由1跳转到0。
5、主从触发器的状态变化仅发生在CP的下降沿，在CP的其它期间触发器保持原态不变，所以它也是负边沿触发器。
第20讲 触发器的逻辑功能描述及应用示例
20.1 触发器逻辑功能描述随堂测验
1、具有直接置位端和复位端的触发器，当触发器处于受CP脉冲控制的情况下时，这两端所加的信号为 。
A、
B、
C、
D、
2、下列JK触发器的状态转换图正确的是：
A、
B、
C、
D、
3、同一电路结构一般仅可做成同一逻辑功能的触发器。
4、同一逻辑功能的触发器可以用不同的电路结构实现。
5、触发器的功能描述方法有特性表、 和状态转换图三种。
20.2 触发器之间的相互转换随堂测验
1、用JK触发器实现D触发器的功能，下列电路正确的是 。
A、
B、
C、
D、
2、满足下列哪种条件时，JK触发器能够构成T触发器 。
A、J=K=1
B、J=1，K=0
C、J=K=T
D、J=K=0
3、当CP无效时，D触发器的状态为 ，当CP有效时，D触发器的次态为 。
A、1，D
B、0，D
C、
D、
4、列能够构成T’触发器的是： 。
A、J=K=1
B、R=1，S=0
C、J=K=T
D、D=
5、在JK、RS、T三种类型触发器中， 触发器功能最强，它包含了另外两种触发器的功能。
20.3 触发器应用示例随堂测验
1、电路如图所示，已知输入信号A和CP的电压波形，设触发器的初始状态均为Q=0，则电路输出端Y、Z电压波形正确的是 。
A、
B、
C、
D、
2、维持－阻塞上边沿D-FF组成下图所示电路，设电路初态Q1和Q2均为0，为异步复位端。则电路Q1和Q2的输出波形正确的是： 。
A、
B、
C、
D、
3、用与非门构成的基本RS触发器置1状态时，其输入信号、应为 。
A、
B、
C、
D、
4、下图所示电路的逻辑功能是 。
A、8进制异步计数器
B、8进制同步计数器
C、7进制异步计数器
D、7进制同步计数器
5、同一种逻辑功能的触发器可以用不同的电路结构实现。反过来说，用同一种电路结构形式可以做成不同逻辑功能的触发器。
第21讲 时序逻辑电路的特点及描述方法
21.1 时序逻辑电路的特点及分类随堂测验
1、下列属于时序逻辑电路的是 。
A、数据分配器
B、寄存器
C、数据选择器
D、优先编码器
2、如果一个时序逻辑电路无输入信号，其输出仅取决于电路的原态，则此电路为 电路。
A、Mealy型
B、Moore型
C、Mealy型或Moore型
D、不能确定
3、在下列器件中，不属于时序逻辑电路的是 。
A、移位寄存器
B、数据选择器
C、寄存器
D、计数器
4、时序逻辑电路与组合逻辑电路的主要区别是 1、3、4 。
A、时序电路输出与输入之间存在反馈，组合电路则没有
B、时序电路必包含组合电路
C、时序电路具有记忆功能，组合电路则没有
D、时序电路中必含有记忆元件，组合电路则不含记忆元件
5、时序电路中必含有记忆功能的器件。
6、同步时序电路具有统一的时钟CP控制端。
7、时序逻辑电路按照触发器时钟的连接方式不同，可以分为同步时序逻辑电路和（ ）两大类。
21.2 时序逻辑电路的方程描述随堂测验
1、时序逻辑电路如图1所示，则图1所示电路的状态方程正确的是 。
A、
B、
C、
D、以上均不正确
2、时序逻辑电路如图1所示，则图1所示电路的驱动方程正确的是 。
A、
B、
C、
D、
3、时序逻辑电路如图1所示，则图1所示电路的输出方程正确的是 。
A、
B、
C、
D、以上均不正确
4、时序逻辑电路如图1所示，则该时序逻辑电路是 。 图1
A、同步时序逻辑电路
B、异步时序逻辑电路
C、Mealy型电路
D、Moore型电路
5、描述时序逻辑电路有三组方程，指的是 、 、 。
A、驱动方程
B、数理方程
C、状态方程
D、输出方程
21.3 时序逻辑电路的图表描述随堂测验
1、某电路的状态转换表如下所示，则其状态转换图正确的是 。
A、
B、
C、
D、
2、某同步时序电路及信号输入如下图所示，对应于CLK、X波形的Q1、Q0和Z的工作波形正确的是 。（假设电路的初始状态为00）
A、
B、
C、
D、
3、描述时序电路逻辑功能的三大图表是 。
A、状态转换图
B、状态转换表
C、逻辑电路图
D、时序图
第22讲 时序逻辑电路的分析
22.1 同步时序逻辑电路分析随堂测验
1、采用下边沿JK触发器设计同步时序逻辑电路，得到如图所示的输出波形，则下列 的描述是正确的。
A、共需要4个触发器
B、驱动方程为：
C、驱动方程为：
D、驱动方程为：
2、分析下图所示的同步时序逻辑电路，其电路功能为 。
A、具有自启动能力的七进制计数器
B、不具有自启动能力的七进制计数器
C、不具有自启动能力的六进制计数器
D、具有自启动能力的八进制计数器
3、分析下图所示的同步时序逻辑电路，其电路功能描述正确的是 。
A、当A=0时，该时序逻辑电路为同步四进制加法计数器； 当A=1时，该时序逻辑电路为同步四进制减法计数器。
B、当A=0时，该时序逻辑电路为同步四进制减法计数器； 当A=1时，该时序逻辑电路为同步四进制加法计数器。
C、该时序逻辑电路为同步四进制减法计数器，与A无关
D、该时序逻辑电路为同步四进制加法计数器，与A无关
4、下图所示的同步时序逻辑电路，其状态转换图描述正确的是：
A、
B、
C、
D、
5、同步时序电路分析的“核心”步骤是借助触发器的新状态（次态）表达式列出时序电路的（ ）或画出状态转换图。
22.2 异步时序逻辑电路分析随堂测验
1、由JK触发器构成的计数器电路如图所示，则对该电路进制及自启动能力描述正确的是： 。
A、不具有自启动能力的六进制计数器
B、具有自启动能力的六进制计数器
C、具有自启动能力的五进制计数器
D、不具有自启动能力的七进制计数器
2、下图所示时序逻辑电路的逻辑功能为： 。
A、异步六进制减法计数器
B、异步四进制加法计数器
C、同步四进制加法计数器
D、异步二进制减法计数器
3、下列有关异步时序逻辑电路的特点说法正确的是：
A、异步时序逻辑电路所有触发器的CP端并不是统一动作
B、电路中有时钟信号的触发器才需要用特性方程计算次态
C、电路中没有时钟信号的触发器将保持原来的状态不变
D、异步时序逻辑电路较易产生竞争-冒险现象
4、所有触发器的CP端并没有完全连接在一起的时序逻辑电路是异步时序逻辑电路。
第23讲 时序逻辑电路的设计
23.1 同步时序逻辑电路的设计方法及实例随堂测验
1、下列原始状态表的最简状态表正确的是 。
A、
B、
C、
D、
2、下表所示原始状态表中的等价状态包括： 。
A、(B，G)
B、(C，E)
C、(C，F)
D、(D，E)
3、时序逻辑电路设计的最简原则包括： 。
A、所用器件的数目最少
B、连线最少
C、体积最小
D、所用器件的种类最少
4、在设计稳定性和工作频率要求较高的中大规模时序系统时一般采用同步时序电路来设计。
5、设计模值为61的二进制计数器至少需要（ ）级触发器。
6、设计模值为81的十进制计数器至少需要（ ）级触发器。
23.2 异步时序逻辑电路的设计方法及实例随堂测验
1、下列有关异步时序逻辑电路的特点说法错误的是：
A、其工作频率范围相对较窄，即工作频率不宜过高
B、不容易产生竞争－冒险
C、其设计步骤与同步时序逻辑电路设计步骤完全相同
D、所设计的电路一般较同步时序逻辑电路复杂。
2、异步时序逻辑电路的设计时选择时钟CP的原则是在确保触发器翻转所需要的前提下，尽可能取脉冲数量少的作为触发的脉冲信号。
3、在异步时序逻辑电路的设计中，选定触发器类型之后，还要为每个触发器选定（ ）。
23.3 时序逻辑电路的自启动设计随堂测验
1、由D触发器构成的3位扭环型计数器电路如图所示，电路不能自启动，合理修改反馈逻辑，则下列电路图能使电路自启动的是 。
A、
B、
C、
D、
2、下列状态方程的时序逻辑电路，可以自启动。
3、当所设计电路无法自启动时，可通过设置触发器的直接置位、复位端来直接为电路设置有效的初态。
第24讲 常见时序逻辑电路——计数器
24.1 计数器概述随堂测验
1、由8级触发器构成的二进制计数器和十进制计数器最大模值分别为 。
A、8，8
B、256，256
C、256，100
D、256，128
2、设计模值为89的十进制计数器至少需要 级触发器。
A、8
B、7
C、6
D、5
3、对一5位同步二进制加法计数器，说法错误的是 。
A、其计数容量为32
B、其模为32
C、其最高位可得32分频
D、该计数器易产生竞争-冒险现象
4、计数器所能记忆的最大脉冲个数称作该计数器的 。
5、一个4位二进制加法计数器，对输入脉冲计数，设计数器的初始状态为0，则输入7个脉冲后，计数器的状态是（ ）。
24.3 同步计数器工作原理分析随堂测验
1、用T触发器设计N位同步二进制减法计数器电路，则第i（N-1≥i≥1）位触发器的驱动方程Ti构成表达式正确的是： .
A、
B、
C、
D、
2、用T触发器设计N位同步二进制加法计数器电路，则第i（N-1≥i≥1）位触发器的驱动方程Ti构成表达式正确的是：
A、
B、
C、
D、
3、同步计数器的优点包括： 。
A、速度快
B、电路结构简单
C、无竞争-冒险现象
D、工作频率高
4、设计同功能的计数器电路，同步时序电路与异步时序电路相比结构相对复杂。
5、用T及T’触发器均可构成同步计数器，但 触发器更为方便。
24.4 MSI集成计数器示例及其应用随堂测验
1、下图所示电路，是 进制计数器。若将图中与非门G的输出改接至Cr端，而令LD=1，电路变为 进制。
A、7,8
B、6,7
C、7,6
D、7,7
2、用4位二进制同步加法计数器74161构成的计数器电路如图所示，则对该计数器应用电路功能描述正确的是： 。
A、余3码编码的十进制加法计数器
B、循环码编码的九进制加法计数器
C、8421-BCD码编码的十进制加法计数器
D、格雷码编码的4位二进制加法计数器
3、计数器的异步清零功能是指 。
A、清零信号在时钟上升沿到来时方有效
B、清零信号独立于时钟
C、清零信号在时钟下降沿到来时方有效
D、清零信号在时钟为高电平时方有效
4、下图所示电路是 进制计数器。
A、59
B、60
C、61
D、30
5、下图 可以构成8进制计数器。
A、
B、
C、
D、
24.5 基于MSI计数器的任意进制计数器设计随堂测验
1、下图所示电路是一个模 （填数字）的计数器。
2、下图所示电路是一个 分频（填数字）的分频器。
3、下图为两片74LS161构成的 （填数字）进制计数器。
4、下图所示电路是一个 （填数字）进制的计数器。
5、采用多片MSI芯片连接起来，构成任意进制计数器时，可采用的进位方式包括并行进位和（ ）进位两种。
第25讲 常见时序逻辑电路——寄存器和移位寄存器
25.1 寄存器工作原理分析随堂测验
1、下图所示的工作于双拍工作方式的寄存器，清零脉冲与接收指令脉冲有效的先后顺序为：
A、同时有效
B、清零脉冲先有效，无效后接收指令脉冲有效
C、接收指令脉冲先有效，无效后清零脉冲生效
D、无先后顺序
2、电平式、边沿式的触发器均可构成寄存器。
3、双拍工作方式的寄存器由于电路简单，所以电路工作速度较快。
25.2 移位寄存器工作原理分析随堂测验
1、下图所示的移位寄存器，若=1010，而在4个CP内输入的代码依次为0011，则4个脉冲后，串出端依次输出的数值为： .
A、1010
B、0101
C、0011
D、1100
2、下图所示的双向移位寄存器，控制端为S1S0，当取 时，该移位寄存器工作在右移移位模式。
A、00
B、01
C、10
D、11
3、下图所示的移位寄存器，若=1010，而在4个CP内输入的代码依次为0011，则4个脉冲后，串出端依次输出的数值为： .
A、1010
B、0101
C、0011
D、1100
4、移位寄存器除了可以寄存代码，还可实现数据的串行－并行转换，但不能用于数值运算和处理。
25.3 MSI移位寄存器及其应用随堂测验
1、图1中，在上述的工作模式下，最先4个脉冲数据输出端口输出的数值依次是：
A、0101
B、1101
C、1010
D、1011
2、利用74194构成的移位寄存器如图1所示。在图示的工作模式下，数据输出的端口是： 图1
A、.Q0
B、Q1
C、Q2
D、Q3
3、由移位寄存器74LS194和3-8线译码器组成的时序电路如图所示，则电路中Z的输出序列是： 。
A、110100
B、010101
C、101001
D、010011
4、当74194处于右移工作模式时，为使其工作稳定，左串入端口必须接地。
5、MSI移位寄存器按移位方向分类分为：左移、右移、 。
25.4 移位寄存器型计数器设计随堂测验
1、由移位寄存器74LS194和3-8线译码器组成的时序电路如图所示，则该电路的逻辑功能描述正确的是： 。
A、5进制计数器，状态转换顺序为（Q1Q2Q3）：110->101->010->100->011->110
B、6进制计数器，状态转换顺序为（Q1Q2Q3）：110->101->010->100->001->011->110
C、7进制计数器，状态转换顺序为（Q1Q2Q3）：110->101->010->100->001->000->011->110
D、8，进制计数器，状态转换顺序为（Q1Q2Q3）：110->101->010->100->001->000->011->111->110
2、N个触发器构成的环形计数器的有效状态数(即模)为：
A、N
B、2N
C、
D、
3、若要构建模24的移位寄存器型计数器，最少需要 片74194级联。
A、2
B、3
C、4
D、5
4、N个触发器构成的扭环形计数器的无效状态数为：
A、N
B、2N
C、
D、
5、下图是一个移位寄存器型计数器，则其模和自启动能力描述正确的是： 。
A、5，能自启动
B、6，能自启动
C、7，不能自启动
D、8，不能自启动
第26讲 其它常见时序逻辑电路及竞争-冒险现象
26.1 顺序脉冲发生器随堂测验
1、某时序逻辑电路如图所示，则该电路的逻辑功能描述正确的是：
A、此电路为“计数器+译码器”结构的7相顺序脉冲发生器，F始终输出低电平。
B、此电路为7进制的计数器，F始终输出高电平。
C、此电路为“计数器+译码器”结构的6相顺序脉冲发生器，F始终输出高电平。
D、此电路为6进制的计数器，F始终输出低电平。
2、下图所示为计数器＋译码器实现的顺序脉冲发生器，输出端输出的脉冲形式为（假设CP为方波）：
A、一个CP周期宽度的负脉冲
B、半个CP周期宽度的负脉冲
C、一个CP周期宽度的正脉冲
D、半个CP周期宽度的正脉冲
3、工作在任一模式下的环形计数器均可以构成顺序脉冲发生器。
数字电路是在数字领域内实现信息处理的一种电路。它是将数字信息输入到电子元器件中，通过逻辑电路的组合，输出相应的数字信号。在现代化生产和科学技术中，数字电路已经成为不可缺少的一部分，广泛应用于计算机、通信、数字电视、数字音频、数字仪表、航空航天等领域。
中国大学数字电路_3是数字电路课程中的第三个章节，主要讲解数字电路的基本逻辑门和组合逻辑电路。在这个章节中，我们将学习数字电路的基础知识和基本原理，了解数字电路的基本构成和组成方式，掌握数字电路的设计和分析方法。
数字电路基础知识
数字电路是由数字电子元器件组成的电路，常用的数字电子元器件有晶体管、集成电路、逻辑门等。数字电路的输入和输出都是数字信号，通常用二进制数表示。数字信号有两种状态，即高电平和低电平，用1和0表示。
数字电路中的逻辑门是实现逻辑运算的元器件，常见的逻辑门有与门、或门、非门、异或门等。逻辑门有多输入和单输出，输入和输出都是数字信号。在数字电路中，逻辑门可以组合成各种复杂的逻辑电路，实现不同的功能。
数字电路的基本原理
数字电路的基本原理是逻辑运算。逻辑运算是根据逻辑关系进行的运算，包括与、或、非、异或等。在数字电路中，逻辑运算是通过逻辑门实现的，不同的逻辑门实现不同的逻辑运算。
数字电路中的运算是基于二进制数的。二进制数是一种用0和1表示数值的系统，它是计算机中最常用的数值系统。在二进制数中，每一位只有两种状态，即0和1，每一位的权值是2的幂次方，从右往左依次为1、2、4、8、16等。
数字电路的设计和分析是基于逻辑代数的。逻辑代数是一种基于逻辑关系进行的代数，它与数学代数类似，但是逻辑代数的运算和定义是针对逻辑关系而言的。在数字电路的设计和分析中，逻辑代数可以描述数字电路的逻辑功能，并通过代数运算得到数字电路的输出。
数字电路的设计和分析方法
数字电路的设计和分析方法主要包括以下几个方面：
- 理解数字电路的基本原理和构成方式。
- 掌握逻辑门的类型、特性和应用。
- 学习数字电路的设计方法和步骤。
- 掌握数字电路的分析方法和步骤。
- 使用数字电路仿真软件进行数字电路的设计和分析。
数字电路的设计和分析是一项较为复杂的工作，在设计和分析数字电路时需要考虑电路的可靠性、效率和成本等因素。因此，在进行数字电路的设计和分析时，需要综合考虑各种因素，进行科学合理的设计和分析。
总结
中国大学数字电路_3是数字电路课程中的重要内容，它主要讲解数字电路的基本逻辑门和组合逻辑电路。在学习这个章节时，我们需要掌握数字电路的基础知识和基本原理，了解数字电路的基本构成和组成方式，掌握数字电路的设计和分析方法。通过学习中国大学数字电路_3，可以更好地理解数字电路的原理和应用，为将来的学习和工作打下坚实的基础。
