尔雅可编程ASIC设计课后答案(学习通2023题目答案)
45 min read尔雅可编程ASIC设计课后答案(学习通2023题目答案)
集成电路和可编程ASIC随堂测验
1、尔雅晶体管实现的可编材料有哪些？
A、硅
B、计课锗
C、后答金
D、案学绝缘材料
集成电路和可编程ASIC随堂测验
1、习通最初集成电路设计的题目目的在于在同一材料上实现_______、电阻和电容等器件。答案
集成电路制造和设计方法随堂测验
1、尔雅FPGA的可编定义：____。
FPGA的计课资源随堂测验
1、可编程器件的后答基本单元包括哪些？
A、逻辑单元块
B、案学输入输出单元
C、习通互连线
D、题目数字信号处理器
DE2开发板上FPGA随堂测验
1、DE2开发板上FPGA芯片型号：_________。
集成电路芯片认识
1、FPGA内可编程单元是由查找表和寄存器组成。
2、DE2开发板上FPGA属于Intel MAX 10系列器件。
3、CMOS集成电路芯片制造的基底材料是硅。
第一周作业
1、请举例几种半导体材料。
2、最初集成电路的设计目的是什么？
3、世界上第一块集成电路板在哪诞生？
4、请简述摩尔定律
5、什么是集成度？
6、芯片封装的目的是什么？
7、目前集成电路生产制造所需要的晶圆是什么材料？12寸晶圆的大小（直径多少mm和厚度多少mm）？
8、ASIC的英文全称是什么？
9、请简述集成电路的几种设计方法以及各自的特点、
10、什么是前仿真和后仿真？什么是功能仿真和时序仿真？
11、现代FPGA内部集成了哪些硬件（结合DE2参考手册和开发板官网回答）。
12、DE2开发板上的FPGA有哪些硬件资源？（可以参考DE2的用户手册）
第二周.可编程ASIC的设计方法
DE2开发板资源随堂测验
1、DE2采用了Intel CycloneII系列FPGA芯片EP2C35，该芯片可用逻辑单元数目是（）。
A、5M Byte存储器
B、35000个LE
C、GPU陈列
D、ARM M3核
2、在抢答器的设计中，输入信号采用（）硬件设计实现。
A、LED灯
B、VGA接口
C、按键
D、50MHz振荡器
3、FPGA硬件实现方式有两种：（）。
A、JTAG下载模式
B、USB模式?
C、UART模式
D、AS下载模式
4、按课程中定义，采用DE2板上七段数码管HEX0显示数字3，代码描述：assign HEX0=______。
EDA设计工具（一）随堂测验
1、DE2开发软件采用的是（）。
A、Matlab
B、QuartusII
C、Vivado
D、pspice
2、QuartusII软件支持哪些设计输入形式？
A、硬件描述语言
B、电路图
C、C语言
D、m语言
3、选择设计软件版本时需要注意什么？
A、支持C语言
B、版本越新越好
C、所支持可编程器件
D、是否需要授权
EDA设计工具（二）随堂测验
1、文件编译过程中错误信息显示在哪个区域？
A、项目工作区
B、资源管理区
C、编译状态显示区
D、消息显示区
2、IP工具的调用是在哪个菜单栏下选择？
A、file
B、processing
C、tools
D、assignments
3、一个FPGA项目建立主要要申明哪些参数？
A、项目名称
B、目标器件
C、设计工具
D、已有设计文件
4、门级仿真，既是后仿真的目的是什么？
A、验证项目的逻辑功能
B、下载位流文件
C、验证项目的时序约束
D、输入管脚定义文件
FPGA的分配与验证随堂测验
1、完成课程中实验后，分析代码说明该VGA的显示模式是哪种？
设计方法的学习
1、DE2开发板上VGA接口部分的电路采用了数模转换芯片。（请同学们注意参考手册，认识该芯片为后期实验准备）
2、针对DE2开发板可以下载最新的Intel QuartusII软件进行项目开发。
3、在Quartus II工具中完成设计文件后还需要设置约束，针对管脚定义的约束在菜单栏中选择tools。
第二周作业
1、请举例5种FPGA开发板的外设资源。
2、DE2 FPGA中led灯是高电平常亮，如果低电平常亮，那么电路结构应该是怎样的？给出简单的电路结构。
3、FPGA的下载方式主要有哪两种？两种的区别？
4、结合课程回答在QuartusII中完成一个基本的项目需要完成哪些设计流程？
5、请结合课程使用MegaWizard manager工具或者其他IP调用工具调用一个32位宽，4096深度的FIFO，并描述调用过程（图片或文字）。
6、在QuartusII中有哪三种类型的IP提供给开发者？
7、在FPGA管脚分配中，提到了可以使用tcl脚本来分配管脚，除了其中的set_location_assignment [PORT] -to [portName]，请查询相关资料，举例几种其他常用语句？
8、执行tcl文件的两种方法。
第三周.verolog HDL
Verilog HDL基本语法（一）随堂测验
1、Verilog HDL语言中基本单元是什么？
A、always语句
B、module
C、main
D、function
2、Verilog HDL语言中书写完成一句功能描述后需要采用____结尾。
A、分号
B、空格
C、句号
D、大括号
3、HDL的英文全称：____?
4、Verilog HDL语言如何描述8位位宽的十进制数10？
Verilog HDL基本语法（二）随堂测验
1、一个module电路建模中可以有多个always和assign描述，这些描述的执行方式。
A、顺序执行
B、并行执行
C、分段执行
D、随即执行
2、begin...end块内部语句执行方式是怎样的？
A、顺序执行
B、并行执行
C、分段执行
D、随机执行
3、端口和信号定义过程中没有描述位宽信息，那么默认为一位位宽。
4、在assign语句中赋值语句是（）。
5、在always语句内使用的赋值语句是（ ）。
Verilog HDL建模实例随堂测验
1、所设计模块的端口有输入端口和输出端口，那么输入端口的数据类型是什么
A、reg
B、wire
C、integer
D、real
2、所设计模块的端口调用了一个模块，被调用模块有输入端口和输出端口，那么被调用模块的输出端口可以发送数据给哪类信号？
A、wire
B、reg
C、parameter
D、time
3、所设计模块的端口有输入端口和输出端口，那么输出端口的数据类型可以是哪些定义？
A、reg
B、wire
C、integer
D、real
4、所设计模块的端口调用了一个模块，被调用模块有输入端口和输出端口，那么被调用模块的输入端口可以接收哪些数据类型信号？
A、wire
B、reg
C、parameter
D、time
学习HDL
1、在always语句块内可采用连续赋值语句。
2、在电路建模中，module的输出信号仅能定义为reg数据类型。
3、针对具有优先级功能的描述可采用if语句。
第三周作业
1、verilogHDL与C语言的区别？
2、verilogHDL支持哪几种层次的建模方式？
3、设计一个4分频的时钟模块，带时钟输入端，复位端和分频输出端。给出代码。
4、4'ha是跟16'b0000_0000_0000_1010等效还是跟4'b1010等效？
5、三个输入矢量ABC都是4bit位宽的。下面那些写法是正确的？ 1)input A[3:0],B[3:0],C[3:0]; 2)input A[3:0],B[3:0],[3:0]C; 3)input A,B,C[3:0]; 4)input [3:0]A,B,C; 5)input A[3:0],B,C;
6、always @(posedge clk) begin b<=a; c<=b; end 和 always @(posedge clk) begin b=a; c=b; end 的区别。给出他们的电路结构(使用D触发器)。
7、always @(posedge clk) begin a<=b end 和 always @(clk) begin a <=b end 在触发方式上有什么不同？给出两种方式简单的波形图
8、在verilogHDL中，除了使用module的方式调用模块，还能用task去定义一段语句，使用类似于函数调用的功能,请用这个task语句实现七段译码器给数码管赋值的部分。
第四周 设计资源和板级逻辑验证和数字信号处理算法设计方法
FPGA设计中的仿真方法随堂测验
1、Quartus II中自带Simulator中仿真有两种仿真模式是哪两种？
A、Functional simulation
B、Behavioral level simulation
C、System level simulation
D、Timing simulation
Quartus II的下载验证随堂测验
1、采用JTAG方式下载FPGA所采用的位流文件后缀名是什么？
A、sof
B、pof
C、jic
D、exe
Quartus II的验证及调试工具随堂测验
1、采用SignalTap II对FPGA进行在线检测时，对逻辑分析仪参数中RAM块大小的设置与下列参数相关？
A、时钟设置
B、电源
C、检测节点
D、触发方式
QuartusII仿真验证方法测试
1、在QuartusII中设计调用modelsim仿真器的接口的方法：在QuartusII工具菜单栏中选择Assignments->Setting在弹出窗口中选择Simulation来设置。
2、调用第三方仿真工具的RTL simulation and Gate level simulaion操作对应与对设计项目的功能仿真和时序仿真。
3、QuartusII工程项目下载FPGA采用AS模式需要下载文件是项目生成位流文件*.pof，下载到EPCS存储器内。上电后加载到FPGA。
4、内部逻辑分析仪设置中存储器大小由采样时钟信号、触发模式和需要保存的信号来决定。
5、将编辑好的SignalTapII文件加载到项目的方法：在QuartusII工具菜单栏选择Assignments->setting，弹出栏中选择SignalTapII logic Analyzer来使能和加载逻辑分析编辑文件。
6、SignalTapII logic Analyzer工具检测的节点信号是存在外部EPCS存储器上。
仿真验证方法单元作业
1、简述FPGA开发过程中电路仿真的目的？
2、请问在QuartusII中FPGA的三种下载方式？
3、在实验过程中当设置好SignalTapII的参数后，是否需要重新编译项目，并下载FPGA来完成在线测试。
4、列举出SignalTapII工具可以对哪些信号进行在线监测？
5、在进行SignalTapII设置前是否需要对项目进行编译和综合？
第五周.
FPGA时序分析的基本知识和Quartus ii中时序分析工具Timequest的使用方法随堂测验
1、TimeQuest进行时序分析的对象：______。
A、cell
B、触发器
C、路径
D、数据流
有限状态机的设计1.随堂测验
1、有限状态机模型主要由哪三部分组成？
A、次态逻辑
B、现态逻辑
C、组合逻辑
D、输出逻辑
有限状态机的设计2随堂测验
1、HDL对状态机的建模有哪三种方法？
A、一段式描述
B、二段式描述
C、三段式描述
D、assign语句描述
时序分析和状态机
1、Mealy状态机的输出只与当前状态相关和输入信号无关。
2、时序分析路径可以分为三类：时钟路径、数据路径、异步路径。
3、时序分析中，数据到达时间=时钟到达时间+寄存器输出时间+数据路径延迟。
4、数据达到时间=时钟到达时间-数据建立时间
5、数据保持时间=时钟到达时间+数据保持时间
Hello代码
1、要完成Hello程序的走马灯设计，需要一个时钟接近1Hz。1Hz时钟周期是多少秒？ DE2开发板上有时钟信号是50MHz，50MHz时钟周期是多少秒？
2、为完成作业题1，以下面描述为例： reg [25:0] count; reg clk_1; always @ (posedge clk_50m or negedge clear) begin if(!clear) begin count <= 26'd00000000; clk_1 <= 1’b0 end else if(count<_____________) count<=count+1'b1; else begin count<=26'd00000000; clk_1=~clk_1; end end 空格内的数值怎么填写？
3、走马灯控制信号输出采用了一段式状态机建模方法。参考代码如下： always @(posedge clk_1) if(!rst) begin state<=first; Q0<='b011; Q1<='b010; Q2<='b010; Q3<='b001; Q4<='b000; Q5<='b111; Q6<='b110; Q7<='b101; end else case(state) first:begin state<=second; Q0<='b101; Q1<='b011; Q2<='b010; Q3<='b010; Q4<='b001; Q5<='b000; Q6<='b111; Q7<='b110; end second:begin state<=third; Q0<='b110; Q1<='b101; Q2<='b011; Q3<='b010; Q4<='b010; Q5<='b001; Q6<='b000; Q7<='b111; end third:begin state<=fourth; Q0<='b111; Q1<='b110; Q2<='b101; Q3<='b011; Q4<='b010; Q5<='b010; Q6<='b001; Q7<='b000; end fourth:begin state<=fifth; Q0<='b000; Q1<='b111; Q2<='b110; Q3<='b101; Q4<='b011; Q5<='b010; Q6<='b010; Q7<='b001; end fifth:begin state<=sixth; Q0<='b001; Q1<='b000; Q2<='b111; Q3<='b110; Q4<='b101; Q5<='b011; Q6<='b010; Q7<='b010; end sixth:begin state<=seventh; Q0<='b010; Q1<='b001; Q2<='b000; Q3<='b111; Q4<='b110; Q5<='b101; Q6<='b011; Q7<='b010; end seventh:begin state<=eighth; Q0<='b010; Q1<='b010; Q2<='b001; Q3<='b000; Q4<='b111; Q5<='b110; Q6<='b101; Q7<='b011; end eighth:begin state<=first; Q0<='b011; Q1<='b010; Q2<='b010; Q3<='b001; Q4<='b000; Q5<='b111; Q6<='b110; Q7<='b101; end default:state<=first; endcase endmodule 请改写成二段式或三段式描述。
4、实验提供代码中未完成数码管译码器设计，依据参考程序可分析得到： 3'b011、3'b010、3'b001、3'b000、3'b111、3'b110、3'b101 分别对应显示那些字母？
5、完善下列代码实现数码管译码器设计。 case(Qin) 3'b011: HEX<=___________________; //对应数码管顺序：abcdefg 3'b010: HEX<=___________________; 3'b001: HEX<=___________________; 3'b000: HEX<=___________________; default: HEX<=___________________; endcase
第六周.
DSP Builder基本操作
1、DSP Builder 13.0版本支持matlab R2014a。
2、DSP Builder 13.0版本支持matlab R2013a。
3、DSP Builder工具进行项目设计时，需在signal Compiler中设置FPGA器件。
4、DSP Builder工具帮助设计人员将高级数字信号处理系统级描述转换为RTL级硬件描述，从而缩短了设计周期。
DSP Builder设计工具
1、在DSP Builder工具中所实现的设计是否基于具有对应的硬件描述语言文件（.vhd）的Matlab/Simulink中设计模型（.mdl）来完成的？
2、DSP Builder 13.0版本支持MATLAB哪些版本？
3、DSP Builder建模采用Altera DSP Builder相关Simulink库模块来设计项目，请具体说明哪两个库？
4、DSP Builder工具设计中需要调用什么单元来设计FPGA器件？
5、DSP Builder工具中调用哪个模块来进行Modelsim仿真？
6、滤波器设计实验中采用的是Simulink下Altera DSP Builder Stardant Bockset下哪个库内IP模型来设计？
第七周.NIOS
软核处理器测试
1、NiosII是基于RISC计算机结构设计32位处理器内核。
2、NiosII内核设计采用冯诺依曼结构。
3、NiosII核是一种处理器软核。
NIOSII开发设计
1、NiosII采用的总线结构是哪种总线？
2、Intel FPGA基于NiosII软核的处理器开发采用什么工具调用IP组建而成？
3、NiosII处理器有哪些寻址方式？
4、基于NiosII软核处理器的软件开发环境是否采用eclipse软件设计工具？
第八周.HPS
HPS的认识
1、HPS是一种FPGA内的软核设计。
2、HPS是FPGA器件的一部分。
3、FPGA不能单独访问HPS端的链接接口，例如DDR3。
HPS学习
1、HPS的中英文全名。
2、HPS和FPGA之间如何进行互联？
期末考试
ASIC课程考核
1、已知“a=2b’01；b=3b’001;”那么{ a，b}=（）
A、4’b1001
B、3’b001
C、5’b01001
D、4’b101
2、在Verilog HDL中a=4b’1001那么&a=( )
A、4’b 1001
B、4’b 1111
C、1’b1
D、1’b0
3、在verilog HDL中整数类型与（）位寄存器的数据实际上是相同的。
A、8
B、16
C、32
D、64
4、在Verilog HDL中下列表示符中（ ）是不合法的
A、Grim1
B、5min
C、Not_num_1
D、casexl
5、如果执行 reg [7:0] A; A=2'hFF； 那么A的值最后是（ ）
A、8’b0000_0011
B、8’b1111_1111
C、2’b11
D、8’h3
6、进程中的变量赋值语句，其变量的更新是_____。
A、立即完成
B、按顺序完成
C、在进程最后完成
D、以上都不对
7、摩尔定律指出在价格不变的情况下每8个月芯片的性能提升一倍
8、DSP Builder工具帮助设计人员将高级数字信号处理系统级描述转换为RTL级硬件描述，从而缩短了设计周期
9、Verilog可以在多个always模块中对一个reg型的数据进行赋值
10、HPS是FPGA器件的一部分，FPGA包含了HPS核
11、4’hf等于16’b1111_1111_1111_1111
12、NIOSII是一种软核处理器，是利用FPGA的资源生成的处理器
13、QuartusII使用逻辑分析仪时，不需要选择采样时钟，直接就能对信号进行测量
14、采用OpenCL编程，最后不会生成硬件结构，实际上是在处理器核上进行算法处理的
15、数据保持时间=时钟到达时间______(填+或-或*或/)数据保持时间
16、如今的半导体行业中最常用的半导体材料是____材料。
17、可编程器件主要分为_____和FPGA
ASIC主观题试卷
1、编写代码使用verilog设计一个译码器，输入为2421码，输出为独热码。
2、设计一个基于vga显示模块，要求在800x600的屏幕中，显示如下颜色图案。 即画面中显示四个不同的色块。描述完整的设计过程。
学习通可编程ASIC设计
学习通是一款由中国大学MOOC开发的在线学习平台，它提供了丰富的课程资源，包括可编程ASIC设计。可编程ASIC设计是什么？可编程ASIC（Application Specific Integrated Circuit）是一种定制的集成电路，它可以按照用户的需求进行设计，实现特定功能。在可编程ASIC设计中，设计人员需要掌握硬件描述语言（HDL）、ASIC设计流程、物理设计等知识。
课程概述
学习通上的可编程ASIC设计课程，主要涵盖以下内容：
- 可编程ASIC的基本概念和应用领域
- 硬件描述语言（HDL）的语法和使用方法
- ASIC设计流程和常用工具
- 物理设计和验证
- 可编程ASIC的测试和调试
该课程注重理论与实践相结合，学生需要完成实验并提交实验报告。学生可以通过该课程，全面掌握可编程ASIC设计的基本知识和应用。
课程大纲
该课程的详细大纲如下：
第一章 可编程ASIC的基本概念
- 可编程ASIC的定义和应用领域
- ASIC与FPGA的比较
- ASIC设计的优势和劣势
第二章 硬件描述语言（HDL）
- Verilog HDL的语法和基本结构
- Verilog HDL的模块化设计
- Verilog HDL的时序逻辑设计
- Verilog HDL的非时序逻辑设计
第三章 ASIC设计流程和常用工具
- ASIC设计流程的概述
- RTL级设计和门级设计
- ASIC设计中的仿真和综合
- ASIC设计中的布局布线和物理验证
第四章 物理设计和验证
- 物理设计流程和常用工具
- 物理设计中的布局设计和布线设计
- 物理设计中的时序和功耗优化
- 物理设计中的静态时序分析和功耗分析
第五章 可编程ASIC的测试和调试
- 可编程ASIC的测试策略和方法
- 可编程ASIC的BIST设计
- 可编程ASIC的故障模拟和故障诊断
- 可编程ASIC的调试技巧和方法
课程收获
通过该课程，学生可以获得以下收获：
- 全面了解可编程ASIC的基本概念和应用领域
- 掌握硬件描述语言（HDL）的语法和使用方法
- 熟悉ASIC设计流程和常用工具
- 了解物理设计和验证的相关知识
- 掌握可编程ASIC的测试和调试技巧
结语
学习通可编程ASIC设计课程是一门很有价值的课程，它可以帮助学生深入了解可编程ASIC的设计方法和应用，为学生未来的职业发展打下坚实的基础。如果您是一名对ASIC设计感兴趣的学生或者工程师，那么这门课程一定值得您去学习。
学习通可编程ASIC设计
学习通是一款由中国大学MOOC开发的在线学习平台，它提供了丰富的课程资源，包括可编程ASIC设计。可编程ASIC设计是什么？可编程ASIC（Application Specific Integrated Circuit）是一种定制的集成电路，它可以按照用户的需求进行设计，实现特定功能。在可编程ASIC设计中，设计人员需要掌握硬件描述语言（HDL）、ASIC设计流程、物理设计等知识。
课程概述
学习通上的可编程ASIC设计课程，主要涵盖以下内容：
- 可编程ASIC的基本概念和应用领域
- 硬件描述语言（HDL）的语法和使用方法
- ASIC设计流程和常用工具
- 物理设计和验证
- 可编程ASIC的测试和调试
该课程注重理论与实践相结合，学生需要完成实验并提交实验报告。学生可以通过该课程，全面掌握可编程ASIC设计的基本知识和应用。
课程大纲
该课程的详细大纲如下：
第一章 可编程ASIC的基本概念
- 可编程ASIC的定义和应用领域
- ASIC与FPGA的比较
- ASIC设计的优势和劣势
第二章 硬件描述语言（HDL）
- Verilog HDL的语法和基本结构
- Verilog HDL的模块化设计
- Verilog HDL的时序逻辑设计
- Verilog HDL的非时序逻辑设计
第三章 ASIC设计流程和常用工具
- ASIC设计流程的概述
- RTL级设计和门级设计
- ASIC设计中的仿真和综合
- ASIC设计中的布局布线和物理验证
第四章 物理设计和验证
- 物理设计流程和常用工具
- 物理设计中的布局设计和布线设计
- 物理设计中的时序和功耗优化
- 物理设计中的静态时序分析和功耗分析
第五章 可编程ASIC的测试和调试
- 可编程ASIC的测试策略和方法
- 可编程ASIC的BIST设计
- 可编程ASIC的故障模拟和故障诊断
- 可编程ASIC的调试技巧和方法
课程收获
通过该课程，学生可以获得以下收获：
- 全面了解可编程ASIC的基本概念和应用领域
- 掌握硬件描述语言（HDL）的语法和使用方法
- 熟悉ASIC设计流程和常用工具
- 了解物理设计和验证的相关知识
- 掌握可编程ASIC的测试和调试技巧
结语
学习通可编程ASIC设计课程是一门很有价值的课程，它可以帮助学生深入了解可编程ASIC的设计方法和应用，为学生未来的职业发展打下坚实的基础。如果您是一名对ASIC设计感兴趣的学生或者工程师，那么这门课程一定值得您去学习。
