超星VerilogHDL与FPGA数字系统设计期末答案(学习通2023题目答案)

第1章 FPGA的超星原理和电路设计

1.1　FPGA基础及7系列FPGA基本原理随堂测验

1、FPGA是数字设计可编程的逻辑器件，通过编程可以将（）写入器件
A、系统学习源代码
B、期末数字逻辑
C、答案模拟电路
D、通题存储器

2、目答CLB是超星实现FPGA的（）设备
A、可配置逻辑块
B、数字设计时序逻辑
C、系统学习全部功能
D、期末组合逻辑

3、答案XC7A35T中，通题一个CLB是目答由（）SLICE组成的
A、1
B、超星2
C、3
D、4

4、.IOB可以配置为输入或输出模式，可以配置不同的输入输出电平标准

5、XC7A35T中，一个SLICE包含了2个查找表

6、XC7A35T的部分查找表可以当内存使用

FPGA原理和电路设计客观测试

1、要实现组合逻辑 F=AB+BC+CA,使用FPGA实现时，在查找表中，地址从0到7的单元中，填写内容为1的单元应为
A、0，1，2，3
B、4，5，6，7
C、0，1，2，4
D、3，5，6，7

2、如果用一个查找表实现逻辑函数，使用XC7A35T最多可以实现（）输入1输出的逻辑函数
A、6
B、5
C、7
D、8

3、根据你的理解，FPGA时序逻辑的实现主要是依赖于什么内部逻辑结构
A、RAM
B、LUT
C、触发器
D、多路选择器

4、数码管位选信号高有效，要点亮数码管，应该向数码管位选输入端送什么信号
A、1
B、0
C、跟数码管的类型有关，不能确定
D、X

5、数码管共阴极，位选有效，要显示0，应该送段码（）
A、11101110
B、00000011
C、11111100
D、00010001

6、XILINX 7 系列FPGA是靠什么实现组合逻辑的
A、RAM
B、LUT
C、查找表
D、ROM
E、闪存
F、FLASH
G、触发器
H、锁存器

7、XILINX FPGA的CLB由2个SLICE组成，SLICE由哪些部分组成
A、查找表LUT
B、进位链
C、触发器和锁存器
D、ROM

第2章　Verilog HDL语言与VIVADO

Verilog HDL&VIVADO单元测试题

1、wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c=a+b; c=?
A、4'b1111
B、4‘b0011
C、4'b0100
D、4'h5
E、4'h3
F、4'h4

2、wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c=a&b; c=?
A、4’b0100
B、4
C、3
D、4b'0011
E、4'b1101
F、4'hF

3、wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c=a&&b; c=?
A、1
B、2
C、3
D、4

4、wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c=a|b; c=?
A、F
B、4'hF
C、4
D、4'b0011
E、4'b3
F、5

5、wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c=a<<2; c=?
A、4
B、1
C、0
D、2

6、wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c={ 2{ b[2]},a[2:1]}; c=?
A、4'b1110
B、4'b1111
C、3
D、5
E、15
F、16
G、12
H、14

7、wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c=(a>b)?a:b; c=?
A、14
B、13
C、12
D、11
E、15
F、10

8、wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110 assign c=(a&&b)?a:b; c=?
A、5
B、4
C、3
D、2
E、1
F、0
G、14

Verilog HDL&VIVADO单元作业

1、1.某个模块有3个4位输入a,b,c，1个一位输入clk 2个4位输出d，e 当clk上升边沿，模块输出d的值为a、b、c中最大的数, 模块输出e的值为a、b、c中最小的数编写该模块。

学习通VerilogHDL与FPGA数字系统设计

VerilogHDL是一种硬件描述语言，主要应用于FPGA（Field Programmable Gate Array）数字系统设计。通过学习VerilogHDL，可以实现数字系统的设计、仿真和验证。本文将介绍学习通VerilogHDL与FPGA数字系统设计的内容。

什么是FPGA数字系统设计？

FPGA是一种可编程逻辑器件，可以通过编程实现不同的功能。与专用集成电路（ASIC）相比，FPGA具有更高的灵活性和可编程性。数字系统设计就是利用FPGA来实现数字电路的设计和实现。

数字系统设计包括三个主要过程：

设计：确定数字系统的功能和架构，编写硬件描述语言代码。
仿真：通过仿真软件验证硬件描述语言代码的正确性和性能。
验证：将代码下载到FPGA中，验证实际硬件的正确性和性能。

VerilogHDL是什么？

VerilogHDL是一种硬件描述语言，由美国自动化控制协会（Accellera）制定，用于描述数字电路的结构和行为。VerilogHDL可以模拟数字电路的行为，并生成相应的逻辑电路。

VerilogHDL代码主要包括模块、端口、数据类型、时序控制和组合逻辑等。在设计数字系统时，可以使用VerilogHDL描述数字电路的行为和结构。VerilogHDL还可以与其他仿真工具和FPGA开发板配合使用，实现数字系统的设计、仿真和验证。