中国大学数字电路与逻辑设计_2课后答案(慕课2023课后作业答案)

中国大学数字电路与逻辑设计_2课后答案(慕课2023课后作业答案)

第一章 基本知识

1.2 数制及其转换随堂测验

1、中国作业

2、大学电路答案答案

3、数字设计

1.3 带符号二进制数的逻辑代码表示随堂测验

1、数字系统采用( )可以将减法运算转换为加法运算。课后课后
A、慕课原码
B、中国作业反码
C、大学电路答案答案补码
D、数字设计真值

2、逻辑带符号二进制数-110011的课后课后反码是____,补码是慕课_____。(答案请用2个空格分开)

3、中国作业带符号二进制小数-0.10101的大学电路答案答案反码是____,补码是数字设计_____。(答案请用2个空格分开)

1.4 几种常用的编码随堂测验

1、两个余3码表示的十进制数字相加时,对“和”必须修正。修正的方法是:如果有进位,则结果减3;如果无进位,则结果加6。

2、在2421BCD中,0111对应的十进制数是7。

3、

第一章 单元测验

1、进行加、减运算时,需要对运算结果最低位进行调整的编码为( )
A、真值
B、原码
C、反码
D、补码

2、带符号二进制数–00101的补码为( )
A、000101
B、100101
C、111010
D、111011

3、余3码10010101.10101000对应的二进制数为 ( )
A、111110.1
B、111110.11
C、111110.111
D、111110.1111

4、将十进制数75.25转换成十六进制数为( )
A、2B.1
B、3B.2
C、4B.4
D、5B.8

5、将二进制数10111.01转换为等值的十进制数是()。
A、23.01
B、23.25
C、27.01
D、27.75

6、将十进制数17.625转换为等值的十六进制数是()
A、11.5
B、11.10
C、11.A
D、B.A

7、将余3码01000101.1001转换成2421码是( )。
A、00010010.1100
B、00011000.1100
C、00010010.0110
D、00011000.0110

8、二进制数1100110用格雷码表示是()。
A、1100110
B、1010101
C、0101010
D、0010101

9、格雷码中任意两个相邻数的代码只有一位二进制数不同。

10、一个二进制正整数B=能够被整除的条件是=0。

第二章 逻辑代数基础

2.1 逻辑代数的基本概念随堂测验

1、假定某个电路如图示,指示灯F和开关A、B、C的逻辑关系表达式为( )。
A、
B、
C、
D、

2、如果AB和AC的逻辑值相同,那么B和C的逻辑值一定相同。

3、2个逻辑函数的函数表达式不同,真值表相同,则这两个逻辑函数不相同。

2.2 逻辑代数的基本定理和规则随堂测验

1、
A、
B、
C、
D、

2、

3、异或逻辑与同或逻辑的关系既互为相反,又互为对偶。

2.3 逻辑表达式的形式与转换随堂测验

1、
A、2, 3, 7
B、3, 4, 7
C、2, 5, 7
D、2, 6, 7

2、任何有限的逻辑关系,不论多复杂,其逻辑函数都可通过逻辑变量的与、或、非三种运算符加以实现,而逻辑函数表达式的基本形式是唯一的。

3、一个逻辑变量有0和1两种可能的取值,因此,一个n变量的逻辑函数有2n个最小项。

4、

2.4 逻辑函数代数化简法随堂测验

1、
A、AB
B、BC
C、AB+BC
D、(A+C)B

2、
A、
B、
C、
D、

3、
A、
B、
C、
D、

4、

2.5 逻辑函数卡诺图化简法随堂测验

1、逻辑函数F(A,B,C,D) = ∑ m(2,7,8,12,13,14,15)的卡诺图,下面画法正确的是( )。
A、
B、
C、
D、

2、利用卡诺图化简法化简逻辑函数时,得到的最简与或表达式是唯一的。

第二章 单元测验

1、
A、
B、
C、
D、

2、逻辑函数F(A,B,C) = (A+B)(B+C)(A+C)的最简与或表达式是( )。
A、AB+AC
B、AB+BC
C、AC+BC
D、AB+AC+BC

3、将逻辑函数表示成“最小项之和”的简写形式是( )。
A、
B、
C、
D、

4、用卡诺图化简法求逻辑函数的最简与或表达式和最简或与表达式分别为()。
A、;
B、;
C、;
D、;

5、根据反演规则和对偶规则可写出逻辑函数的反函数 =( ),对偶函数 =( )。
A、;
B、;
C、;
D、;

6、如果A+B和A+C的逻辑值相同,且AB和AC的逻辑值相同,那么B和C的逻辑值一定相同( )

7、由n个变量构成的两个不同最小项mi和mj,满足mi+mj=1。 ( )

8、用逻辑代数公理、定理和规则可以证明。

9、用代数法化简逻辑函数,其最简“与-或”表达式为。

10、在利用卡诺图进行逻辑函数化简的时候,包含16个小方格的卡诺圈可以消去( )个变量。

第三章 集成门电路与触发器(1)

3.1 数字集成电路的分类随堂测验

1、根据所采用的半导体器件不同,集成电路可以分为双极型集成电路和MOS集成电路两大类。

2、相对而言,MOS型集成电路的特点是速度快、负载能力强、但功耗较大、结构较复杂。

3、MOS型集成电路可以分为PMOS,NMOS和CMOS等类型。

3.2 半导体器件的开关特性随堂测验

1、影响二极管开关速度的主要因素是( )
A、开通时间
B、关闭时间
C、转换时间
D、反向恢复时间

2、半导体三极管因为其有饱和、截止、放大三种工作状态,所以其不可以作为开关元件使用。

3、当三极管的基极电压小于0时,发射结和集电结均处于正偏状态,三极管工作在饱和状态。

3.3 简单逻辑门电路随堂测验

1、逻辑设计的最小单位是( )。

3.4 TTL型集成门电路随堂测验

1、反映TTL与非门输入高电平时抗干扰能力的外部特性参数是()。
A、开门电平
B、关门电平
C、扇入系数
D、扇出系数

2、输出端与输出端可以直接连接,实现“线与”的门电路有( )。
A、TTL与非门
B、CMOS与非门
C、集电极开路与非门
D、CMOS传输门

3、三态输出门有3种输出状态,输出高电平、输出低电平和工作状态。

3.5 MOS型集成门电路随堂测验

1、下图所示CMOS电路实现的逻辑是( )
A、
B、
C、
D、

2、N沟道增强型MOS管有截止和饱和导通两种工作状态。

3.6 正逻辑和负逻辑随堂测验

1、正逻辑的与非门等效于负逻辑的或非门。

2、如果将一个正逻辑门的所有输入都反相,则该正逻辑门转换为负逻辑门。

第三章 单元测验(1)

1、在数字集成电路中,( )的特点是结构简单、制造方便、集成度高、功耗低,但速度相对较慢。
A、双极型集成电路
B、单极型集成电路
C、TTL电路
D、ECL电路

2、TTL与非门的( )反映了与非门的带负载能力。
A、输出高电平
B、输出低电平
C、扇入系数
D、扇出系数

3、下图所示CMOS电路是一个( )
A、CMOS与非门
B、CMOS或非门
C、CMOS传输门
D、CMOS三态门

4、影响三极管开关速度的主要因素是( )
A、开通时间
B、关闭时间
C、转换时间
D、反向恢复时间

5、有两个相同型号的TTL与非门,对它们进行测试的结果如下: (1)甲的开门电平为1.4V,关门电平为1.0V; (2)乙的开门电平为1.5V,关门电平为0.9V; 当输入相同高电平时,( )的抗干扰能力强,在输入相同低电平时,( )的抗干扰能力强。(答案请用2个空格分开)

第四章 组合逻辑电路

4.1 逻辑电路的分类随堂测验

1、逻辑电路按照是否具有记忆功能分为同步时序逻辑电路和组合逻辑电路。

2、从电路结构看,由逻辑门电路组成,不包含任何记忆元件的就是组合逻辑电路。

4.2 组合逻辑电路分析随堂测验

1、下图所示组合逻辑电路,其功能是( )
A、8421码转余3码
B、8421码转2421码
C、二进制码转格雷码
D、二进制码转8421码

2、下图所示组合逻辑电路,输入ABCD为8421码,则电路的输出WXYZ是( )
A、余3码
B、8421码对9的补码
C、8421码对6的补码
D、2421码

4.3 组合逻辑电路设计随堂测验

1、利用卡诺图化简函数F(A,B,C,D) = ∑ m(7,11,12,13,14,15)+∑ d(0,2,3,8,10),求出的最简表达式是( )
A、
B、
C、
D、

2、设计一个判断输入8421码表示的十进制数是否大于5的组合逻辑电路,至少需要( )个逻辑门。
A、1
B、2
C、3
D、4

3、设计一个奇偶检测器,当输入的4位代码中1的个数为偶数时,输出为1,否则输出为0,该电路(无反变量输入)只需要3个异或门。

4.4 组合逻辑电路中的险象随堂测验

1、下列不属于组合逻辑电路中消除险象方法的是( )
A、增加冗余项
B、增加惯性延时环节
C、选通法
D、增加触发器

2、组合逻辑电路中的险象是一种非瞬态现象,能够永久的破坏正常的逻辑关系。

3、

第四章 单元测验

1、对应逻辑电路可能产生险象的表达式是 ( )
A、
B、
C、
D、

2、下图所示组合逻辑电路,其功能是( )。
A、8421码转余3码
B、8421码转2421码
C、二进制码转格雷码
D、二进制码转8421码

3、关于下面图示电路的功能,描述正确的是( )。
A、输入变量ABC中只要有1个变量取值为1,输出为1。
B、输入变量ABC中只要有2个或2个以上的变量取值为0,输出为1。
C、输入变量ABC中只要有2个或2个以上的变量取值相同,输出为1。
D、当输入变量ABC中3个变量的取值相同,输出为1。

4、对于下图所示电路,如果改用异或门实现该电路功能,至少需要( )个2输入的异或门。
A、1
B、2
C、3
D、4

5、设计一个组合逻辑电路,该电路输入为一位十进制数的2421码ABCD,当输入的数为素数时,输出F为1,否则F为0,则输出函数F的卡诺图是( )。
A、
B、
C、
D、

6、请问如下图所示组合逻辑电路,下述描述错误的是( )。
A、该电路会发生险象。
B、该电路当A=C=0时会发生险象。
C、该电路会发生“0”型险象。
D、该电路可以通过增加冗余项(A+C)消除险象。

7、组合逻辑电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合,而与过去的输入值无关。

8、下图所示电路是一个组合逻辑电路。

9、组合逻辑电路的输出与输入的关系可用真值表和逻辑函数描述。

10、实现2个3位二进制数相乘的组合电路,应有( )个输出函数

第三章集成门电路与触发器(2)

3.7 触发器随堂测验

1、触发器的( )是触发器从现态转移到某种状态时,对输入条件的要求。
A、状态表
B、功能表
C、激励表
D、真值表

2、钟控JK触发器的次态方程为。

3、维持阻塞D触发器是一种存在“一次翻转”的边沿触发器。

第三章 单元测验(2)

1、在下列触发器中,输入没有约束条件的是( )。
A、时钟R-S触发器
B、基本R-S触发器
C、主从J-K触发器
D、维持阻塞D触发器

2、已知电路如下图a所示,两个触发器的初始状态均为0,如果输入端时钟CP的波形如下图b所示,则输出端Q1的波形为图b中的( ) 图a 图b
A、(1)
B、(2)
C、(3)
D、(4)

3、钟控RS触发器的次态方程为( )。
A、
B、
C、
D、

4、如下图(a)所示为三态门组成的总线换向开关电路,其中,A、B为信号输入端,分别送两个频率不同的信号;EN为换向控制端,输入信号和控制电平波形如图(b)所示,则Y1、Y2的波形如图(b)所示。 (b)

5、在下图(a)所示的D触发器电路中,设触发器初态为0,若输入端D的波形如图(b)所示,则输出端Q的波形如图(b)所示。 (b)

第五章 同步时序逻辑电路

5.1 时序逻辑电路基础随堂测验

1、在同步时序逻辑电路中,常常用( )来描述电路的逻辑功能。
A、真值表
B、状态图
C、卡诺图
D、时间图

2、时序逻辑电路结构上由组合电路和存储电路两部分组成,通过反馈回路将两部分连成一个整体。

3、在同步时序逻辑电路中,对时钟脉冲的宽度和频率没有要求。

4、以触发器状态作为电路输出的同步时序逻辑电路属于Mealy型电路。

5.2 同步时序逻辑电路分析随堂测验

1、分析下图所示逻辑电路。假定电路初始状态为“00”,该电路的逻辑功能为( )。
A、可重叠110序列检测器
B、不可重叠110序列检测器
C、可重叠111序列检测器
D、不可重叠111序列检测器

2、在同步时序逻辑电路中,将所有使用的由下降沿触发的钟控触发器改为同种类的上升沿触发的钟控触发器,对电路的功能没有影响。

3、已知某电路的状态图如下图所示,如果初始状态为00,输入序列为011011011101(从左侧依次输入),则输出序列为( )。

5.3 同步时序逻辑电路设计过程随堂测验

1、如下图所示的原始状态表,其中的等效对有( )。
A、B和F
B、D和E
C、A和F
D、C和D

2、根据相邻编码法原则一定能得到最佳状态编码。

3、在同步时序逻辑电路中,设最简状态表中的状态数为n,二进制代码的位数为m,则 。

5.4 同步时序逻辑电路设计实例随堂测验

1、设计一个Moore型同步可重叠的“1101”序列检测器,至少需要( )个触发器
A、1
B、2
C、3
D、4

2、在所设计的电路中触发器所能表示的状态数大于有效状态数时,只需要检查无效状态时,是否会出现错误输出,以免电路产生挂起现象。

3、同步逻辑电路设计中,状态化简的目的是使电路达到最简。

第五章 单元测试

1、同步时序电路设计中,状态编码采用相邻编码法的目的是( )。
A、减少电路中的触发器
B、提高电路速度
C、减少电路中的连线
D、减少电路中的逻辑门

2、构造一个模12同步计数器,至少需要( )个触发器。
A、2
B、3
C、4
D、12

3、已知描述某同步时序电路的状态图如下图所示,假定输入序列为x=11010010,初始状态为A,初始输出为0。如果包括初始状态,电路的状态响应序列是( ),对应的输出响应序列是( )。
A、AABCBBCAB;000001001
B、AABCBBCAB;000001000
C、AAABCBBCB;000001001
D、AAABCBBCB;000001000

4、如下图所示时序电路,该电路是一个( )型电路,其功能是( )。
A、Mealy; 模4加1计数器
B、Moore; 模4减1计数器
C、Mealy;模4可逆计数器
D、Moore;模4可逆计数器

5、对于下表所示原始状态表,化简后的最简状态表有( )个状态,实现电路至少需要( )个触发器。
A、3;2
B、4;2
C、5;3
D、6;3

6、判断两个状态等效,要求这两个状态在一位输入的各种取值组合下必须满足( )。
A、次态相同。
B、次态交错或为各自现态。
C、次态循环或为等效对。
D、输出相同。

7、一个Moore型同步可重叠的“1011”序列检测器的状态图是( )。
A、
B、
C、
D、

8、用T触发器作为同步时序电路的存储元件,实现下所示二进制状态表的功能时,下列描述正确的是( )。
A、该电路是一个moore型电路。
B、电路的激励函数
C、电路的激励函数
D、电路的输出函数

9、下面关于同步时序逻辑电路描述正确的有( )。
A、具有对过去输入进行记忆的功能。
B、一定存在任意类型的触发器。
C、电路的时钟频率要求保证前一个脉冲引起的电路响应完全结束后,后一个脉冲才能到来。
D、电路的输出与当前的输入无关,仅仅与过去的输入相关。

10、下面关于mealy型和moore型同步时序逻辑电路描述正确的有( )。
A、mealy型电路与moore型电路的主要区别在于mealy型电路的输出只与当前状态相关,而moore型电路的输出与当前输入和状态相关。
B、mealy型电路比moore型电路简单,因为moore型电路一般比mealy型电路多一个状态。
C、mealy型电路比moore型电路灵敏,因为mealy型电路的输入一旦改变,输出就可能改变,而moore型电路的输出需要时钟脉冲使触发器状态改变后才能够改变。
D、moore型电路比mealy型电路稳定,因为moore型电路的输出至少保持一个时钟周期,而mealy型电路在一个时钟周期内可能多次改变。

11、描述时序逻辑电路的常用方法有( )。
A、状态表和状态图
B、逻辑真值表
C、时间图
D、激励函数和输出函数表达式

12、分析下图所示逻辑电路。假定电路初始状态为“000”,下列描述正确的有( )。
A、这是一个Moore型的同步时序逻辑电路。
B、电路状态的改变发生在CP时钟的下降沿。
C、电路的功能是一个模6的计数器。
D、电路存在无效状态,具有自启动功能。

13、在同步时序逻辑电路中,电路状态是由任意触发器组成的存储电路来保存的。

14、相同功能的Moore型时序电路比Mealy型时序电路多一个状态,因此Moore型比Mealy型的时序电路多一个触发器。

15、在设计同步时序逻辑电路时,实现相同功能,使用D触发器的电路一定比使用JK触发器的电路简单。

第六章 异步时序逻辑电路

6.1 异步时序逻辑电路的特点与分类随堂测验

1、脉冲异步时序电路的输入信号应该是 ( )。
A、电平信号
B、模拟信号
C、脉冲信号
D、中规模信号

2、异步电平时序逻辑电路的存储电路一般是由触发器组成的。

3、脉冲异步时序逻辑电路的输出信号一定是脉冲信号。

6.2 脉冲异步时序逻辑电路随堂测验

1、下图所示电路的功能是( )。
A、模2计数器
B、模3计数器
C、模4计数器
D、模5计数器

2、对于一个输入为XYZ的脉冲异步时序逻辑电路,下面的输入脉冲组合中,( )是允许的。
A、001
B、011
C、111
D、100

3、在脉冲异步时序逻辑电路中,将所有使用的由下降沿触发的钟控触发器改为同种类的上升沿触发的钟控触发器,对电路的功能没有影响。

6.3 电平异步时序逻辑电路随堂测验

1、电平异步时序逻辑电路工作的基本条件有( )。
A、不允许两个或两个以上的输入信号同时变化
B、输入信号变化引起的电路响应必须完全结束,输入信号才能够再次变化
C、不允许输入是脉冲信号
D、不允许两个或两个以上的输入信号同时为高电平

2、某2输入1输出电平异步时序逻辑电路的有效输入序列可以是00-01-10-11-00-10-11-01-00。

3、在组合逻辑电路中,临界竞争会导致错误的输出,但不会改变电路的功能;而在电平异步时序逻辑电路中,临界竞争会导致电路状态转换的不可预测,从而改变电路的预定功能。

第六章 单元测验

1、在下图所示电路中,假定初始状态y2y1=00,请问在输入端x接收3个脉冲后,电路状态y2y1是( )。
A、00
B、01
C、10
D、11

2、下图所示电路是一个( )。
A、组合逻辑电路
B、同步时序逻辑电路
C、脉冲异步时序逻辑电路
D、电平异步时序逻辑电路

3、构造一个十进制的异步加法计数器,需要( )个触发器。
A、2
B、3
C、4
D、10

4、脉冲异步时序逻辑电路的存储电路由( )组成,电路输入信号为( )。
A、触发器;脉冲信号
B、延迟元件;电平信号
C、触发器;电平信号
D、延迟元件;脉冲信号

5、分析下面的电路,这是一个( )。
A、同步模四加1计数器
B、同步模四减1计数器
C、异步模四加1计数器
D、异步模四减1计数器

6、在( )中,当存储电路采用钟控触发器时,应将触发器的时钟控制端作为激励信号处理。
A、组合逻辑电路
B、同步时序逻辑电路
C、脉冲异步时序逻辑电路
D、电平异步时序逻辑电路

7、对于脉冲异步时序逻辑电路,下列说法正确的是( )。
A、对输入信号没有约束
B、不允许两个或两个以上的输入端同时出现脉冲
C、不允许两个或两个以上的输入端同时发生变换
D、都不正确

8、分析下面的电路,下列说法正确的是( )。
A、这是一个同步时序逻辑电路
B、这是一个模五计数器
C、该电路存在挂起
D、均不正确

9、对于脉冲异步时序逻辑电路,下列说法正确的是( )。
A、触发器的时钟端当作默认的时间基准处理
B、N个输入信号需考虑2N种输入情况
C、Mealy型电路的输出信号一定是脉冲信号
D、都不正确

10、某脉冲异步时序逻辑电路有4个输入信号,下列输入( )是无效输入。
A、1001
B、1000
C、0001
D、0100

11、电平异步时序逻辑电路的分析工具是( ??)。
A、真值表、卡诺图
B、状态表、状态图
C、功能表、波形图
D、流程表、总态图

12、如下图所示电路,若输入CP脉冲的频率为100KHZ,则输出Q的频率为( )。
A、500KHz
B、200KHz
C、100KHz
D、50KHz

13、分析下面的电路,其中的触发器均是下降沿触发的T触发器,下列说法正确的有( )。
A、这是一个脉冲异步时序逻辑电路
B、这是一个异步模五计数器
C、该电路存在挂起
D、该电路是Mealy型电路

14、某电平异步时序逻辑电路的流程表如下表所示,电路中存在非临界竞争的位置有( )。
A、稳态(00,11)输入由00变为01
B、稳态(11,01)输入由11变为10
C、稳态(11,11)输入由11变为01
D、稳态(10,10)输入由10变为11

15、同步时序电路和异步时序电路的最主要区别是,前者没有时钟脉冲,后者有时钟脉冲。

16、某电平异步时序逻辑电路的流程表如下表所示。已知初始状态为(00,00),输入x2x1变化序列为00→01→11→10,电路最终的稳定总态(x2x1,y2y1)为(10,10)。

17、流程表是脉冲异步时序逻辑常用的分析工具。

18、脉冲信号是电平信号的一种特殊形式。

19、所谓电平信号是指信号的“0”值和“1”值的持续时间是随意的,它以( )的变化作为信号的变化。而脉冲信号的 “1”值仅仅维持一个固定的短暂的时刻,它以( )的有、无标志信号的变化。(答案请用英文逗号隔开)

20、在电平异步时序逻辑电路中,若( )的值和( )的值相同,则电路处于稳定状态。(答案请用英文逗号隔开)

第七章 中规模集成电路及其应用

7.1 常用中规模组合逻辑电路随堂测验

1、二进制并行加法器使用先行进位的主要目的是( )。
A、降低成本
B、减少芯片面积
C、提高运算速度
D、提高可靠性

2、在正常工作时,3-8线译码器74138的使能端的值为( )。
A、000
B、100
C、011
D、111

3、使用8路选择器实现4变量逻辑函数F(A,B,C,D),使用ABC作为控制变量,数据输入端D0-D7可能的值有( )。
A、D
B、CD
C、C+D
D、1

7.2 常用中规模时序逻辑电路随堂测验

1、实现模的加法计数需要( )片74193。
A、1
B、2
C、3
D、4

2、下面图示的电路可以实现( )功能。
A、二进制模十计数器
B、8421码模十计数器
C、5421码模十计数器
D、2421模十计数器

3、为了实现计数功能,集成寄存器74194的控制端S0S1可以是( )。
A、00
B、01
C、10
D、11

7.3 常用中规模信号产生电路随堂测验

1、用5G555构成的施密特触发器具有( )个稳态
A、1
B、2
C、3
D、4

2、集成定时器5G555的CO端(引脚5)在不外接控制电压时,通过一个小电容接地,目的是防止旁路的低频干扰。

3、施密特触发器可以将三角波或任意形状的模拟信号波形转换成正弦波。

7.4 常用中规模信号变换电路随堂测验

1、一个n位的D/A换器的分辨率为()。
A、n
B、
C、
D、

2、通常,使用参数( )来衡量D/A转换器的转换速度。
A、分辨率
B、非线性误差
C、绝对精度
D、建立时间

3、模数转换过程中,经过采样和保持后,信号值就转换成了数字量。

第七章 单元测验

1、译码器能将n个输入变量变换成( )个输出函数,且输出函数与输入变量构成的( )具有对应关系的一种多输出组合逻辑电路。
A、2n;最小项
B、;最小项
C、2n;最大项
D、;最大项

2、用一片3-8线译码器和少量门电路可实现( )输入变量的组合逻辑电路。
A、2
B、4
C、5
D、8

3、对于一个16路的多路选择器,下面描述正确的是( )。
A、有16个输入端,1个输出端,4个控制端
B、有16个输入端,1个输出端,3个控制端
C、有1个输入端,16个输出端,4个控制端
D、有1个输入端,16个输出端,3个控制端

4、如下图所示电路,假设初始状态为0000,和端串行输入序列11011001(从左至右顺序输入),在4个时钟周期后,寄存器状态输入为( )。
A、1011
B、1101
C、1001
D、1000

5、下面图示电路中,当M=1时,实现的是模( )计数功能。
A、7
B、8
C、9
D、10

6、下图所示用5G555构成的多谐振荡器,如果电容C和电阻R1的值保持不变,增大R2的电阻值,那么多谐振荡器生成的矩形波的占空比将( )。
A、不变
B、减小
C、增大
D、不确定

7、用3线-8线译码器74138(逻辑符号如下图所示)和与非门实现函数的功能时,74138的输出端( )连接与非门。
A、
B、
C、
D、

8、已知电路图如下图所示,当多路选择器的选择输入端A B=11,计数器74193( ),如果初始状态为0000,则输出端Z的输出序列为( )。
A、工作在累加计数状态;11000000
B、工作在累加计数状态;00111111
C、工作在累减计数状态;11000000
D、工作在累减计数状态;00111111

9、具有3个选择控制端的数据选择器能对( )个输入数据进行选择,对应选择输入端的任何一种取值,可选中( )个输入数据输出。
A、3;3
B、8;3
C、8;1
D、3;1

10、一片74290异步计数器能实现( )等计数功能。
A、模2
B、模5
C、模10
D、模16

11、二进制并行加法器除实现二进制加法运算外,还可实现( )等功能。
A、十进制加法运算
B、二进制乘法运算
C、二进制减法运算
D、代码转换

12、用5G555可构成构成( )等电路。
A、施密特触发器
B、单稳态触发器
C、J-K触发器
D、多谐振荡器

13、下列能够用来实现各种组合逻辑电路功能的中规模电路有( )。
A、二进制并行加法器
B、二进制译码器
C、多路选择器
D、多路分配器

14、多路分配器的输入端D固定接0时,可以实现二进制译码器的功能,也可以实现各种组合逻辑函数功能。

15、用两片74290异步计数器级联能够构成模105的8421码计数器。

第八章 可编程逻辑器件

8.1 PLD概述随堂测验

1、下图所示的PLD连接表示的输出函数表达式F等于( )。
A、
B、
C、
D、

2、PLD的一般结构由输入电路、与阵列和输出电路组成。

3、根据集成度,通常将PLD分为低密度可编程逻辑器件、中密度可编程逻辑器件和高密度可编程逻辑器件。

8.2 低密度可编程逻辑器件随堂测验

1、用PROM设计一个2位二进制平方器,实现该平方器需要的容量至少为( )。
A、
B、
C、
D、

2、可编程阵列逻辑PAL是由一个不可编程的与阵列和一个可编程的或阵列组成。

3、利用PAL器件可以灵活实现各种组合逻辑功能,但不能实现时序逻辑电路功能。

8.3 高密度可编程逻辑器件随堂测验

1、现场可编程门阵列FPGA的基本结构由( )组成
A、可编程配置块
B、可编程输入/输出
C、可编程互联资源
D、可编程或阵列

2、现场可编程门阵列FPGA的设计流程中,下列属于规划设计阶段的工作有( )。
A、确定系统功能和模块划分
B、创建或添加设计源文件、约束文件
C、选择合适的设计方案
D、生成逻辑连接网表

3、现场可编程门阵列FPGA的设计流程中,综合后仿真又称时序仿真,加入了走线延时信息,使得仿真与FPGA本身运行状态一致。

第八章 单元测验

1、用可编程逻辑阵列(PLA)实现4位二进制码到Gray码的转换时,所需PLA容量至少为( )。
A、4-4-4
B、4-5-4
C、4-6-4
D、4-7-4

2、下图用PLA和D触发器组成的时序电路中,激励函数表达式错误的是()
A、
B、
C、
D、

3、用PROM实现逻辑函数时,应将逻辑函数表示成( )表达式,用PLA实现逻辑函数时,应将逻辑函数表示成( )表达式。
A、标准与或;标准与或
B、标准与或;最简与或
C、最简与或;标准与或
D、最简与或;最简与或

4、已知阵列图如下图所示,下列描述错误的是( )。
A、这是一个可编程只读存储器PROM电路。
B、这个电路的功能是实现全加器功能。
C、输出F1表示全加器本位的和。
D、输出F1表示全加器向高位的进位.

5、下列属于常用的低密度可编程逻辑器件的有( )。
A、可编程只读存储器PROM
B、可编程逻辑阵列PLA
C、通用阵列逻辑GAL
D、复杂可编程逻辑器件CPLD

6、关于PLD连接方式的叙述正确的有( )。
A、实点“·”表示硬线连接,即固定连接
B、“×”表示可编程连接
C、没有“×” 和“·”的表示两线不连接
D、“×” 和“·”可以随便标注

7、关于PLA的容量问题,下述说法正确的有( )。
A、与输入变量个数有关
B、与输出端个数有关
C、和“与”项个数有关
D、与门数有关

8、可编程只读存储器PROM是由一个可编程的与阵列和一个不可编程的或阵列组成。

9、FPGA的设计流程中,设计综合是指通过翻译、映射、布局布线等过程来将逻辑设计进一步转译为特定物理文件格式的过程。

10、PLD“与”阵列的输入为外部输入原变量及在阵列中经过反相后的反变量。它们按所要求的规律连接到各个与门的输入端, 并在各与门的输出端产生某些输入变量的“与”项作为“或”阵列的输入,这些“与”项按一定的要求连接到相应或门的输入端,在每个或门的输出端产生输入变量的“或-与”函数表达式。

2020年秋季期末考试试题

2021年秋季测试客观题

1、已知二进制数10011000,用8421码表示为( ),用格雷码表示为( )。
A、0001 0101 0010, 0001 1111 1011
B、1001 1000, 1010 1011
C、0001 0101 0010, 1101 0100
D、1001 1000, 1101 0100

2、根据反演规则和对偶规则可写出逻辑函数的反函数为( ),对偶函数为( )。
A、,
B、,
C、,
D、,

3、已知电路如下图(a)所示,两个触发器的初始状态均为0,如果输入端时钟CP的波形如下图(b)所示,,则输出端Q2的波形为图(b)中的( )。
A、(1)
B、(2)
C、(3)
D、(4)

4、分析下图所示触发器电路,其特征方程为( ),电路输入端AB( )约束。
A、,有
B、,无
C、,有
D、,无

5、下图所示组合逻辑电路,其功能是( )。
A、2位二进制加法器
B、2位二进制减法器
C、2位二进制乘法器
D、2位二进制除法器

6、已知逻辑函数,如果用与非门实现该函数逻辑功能,且有反变量提供,那么电路至少需要( )个与非门,至少需要( )种芯片。
A、3,1
B、3,2
C、4,2
D、5,2

7、已知描述某同步时序电路的状态图如下图所示,假定输入序列为x=01011011,初始状态为A,则电路的状态序列为( ),输出响应序列为( )。
A、ABCDBCDB, 00001001
B、ABCDBCDB, 00001000
C、ABCDAABB, 00001000
D、ABCDBCDA, 00001001

8、如下图所示时序电路,该电路是一个( )型电路,其功能是( )。
A、Mealy,可自启模6计数器
B、Moore,可自启模6计数器
C、Mealy,不可自启模6计数器
D、Moore,不可自启模6计数器

9、假定描述一个同步时序电路的最简状态表中有5个状态,则该电路中有( )个触发器,电路中存在( )个多余状态。
A、2,1
B、3,2
C、3,3
D、4,3

10、用3线-8线译码器74138(逻辑符号如下图所示)和与非门实现函数的功能时,74138的输出端( )连接与非门。
A、
B、
C、
D、

11、已知电路图如下图所示,当多路选择器的选择输入端A B=10的时候,计数器74193工作在( ),计数器的模为( )。
A、累加计数状态,模6
B、累加计数状态,模14
C、累减计数状态,模6
D、累减计数状态,模14

12、使用PROM设计两个2位二进制数的乘法器,需要的容量至少为( )。
A、
B、
C、4-10-4
D、4-12-4

13、下面关于逻辑函数的描述,正确的有( )。
A、逻辑函数的最简与或和或与表达式是唯一的。
B、逻辑函数的标准与或和标准或与表达式是唯一的。
C、同一逻辑函数的最小项和最大项的数目是一致的。
D、4变量逻辑函数的最大项和最小项之间满足关系

14、已知逻辑函数F(A,B,C,D)=∑m(2,3,4,5,6,7)+∑d(12,13),使用卡诺图化简法,则该函数F的最简与或表达式有( ),最简或与表达式有( )。
A、,
B、,
C、,
D、,

15、下列关于触发器的描述,正确的有( )。
A、或非门构成的基本RS触发器的次态方程为。
B、根据基本RS触发器的逻辑符号不能确定它是由与非门构成还是由或非门构成的。
C、一个触发器有且只有两个稳定状态。
D、除了时钟R-S触发器,其他钟控触发器的输入没有约束条件。

16、分析下图所示电路,下列描述正确的有( )。
A、电路有3个变量具备竞争条件。
B、电路会产生“1”型险象。
C、利用卡诺图法判断时,卡诺图上相切有2处,即电路产生险象的条件组合有2种。
D、当B=1,C=0,D=1时,电路产生险象。

17、下面关于Mealy型电路和Moore型电路,描述正确的有( )。
A、时序电路设计时,相同功能的Mealy型电路比Moore型电路少一个状态。
B、时序电路设计时,相同功能的Mealy型电路比Moore型电路少一个触发器。
C、同步时序逻辑电路中,mealy型电路的输出可能会出现持续时间很短的尖脉冲。
D、脉冲异步时序逻辑电路中,mealy型电路的输出一般是电平信号。

18、已知原始状态图如下图所示,下列描述正确的有( )。
A、B和G是等效的
B、B和C是等效的
C、A和F是等效的
D、C和F是等效的

19、分析下图所示电路,下面描述正确的有( )。
A、这是一个同步时序逻辑电路 。
B、这是一个模五计数器。
C、该电路是Moore型电路。
D、该电路存在挂起。

20、下列关于脉冲异步时序逻辑电路描述正确的有( )。
A、对输入端脉冲的宽度没有要求
B、不允许两个或两个以上的输入端同时出现脉冲
C、只能够使用钟控触发器作为存储元件
D、设计时使用上升或者下降沿的同种类触发器可能会影响电路的功能

21、已知某2输入的电平异步时序逻辑电路,下列可能的输入序列有( )。
A、00→10→11→01→11→00
B、00→01→10→11→01→00
C、00→10→11→01→00→01
D、00→01→11→10→00→10

22、用两个74290异步计数器级联,加上必要的逻辑门,可以构成( )的8421码计数器。
A、模60
B、模100
C、模128
D、模256

23、设计一个电路,输入为8421码ABCD,如果ABCD中有且只有两个1出现则输出F=1,否则F=0。如果用4路选择器74153实现,下面的描述正确的有( )。
A、以A,B为选择控制变量,数据输入端D0,D1,D2,D3依次接CD,C?D,C?D,
B、以A,B为选择控制变量,数据输入端D0,D1,D2,D3依次接CD,A?D, D,0
C、以C,D为选择控制变量,数据输入端D0,D1,D2,D3依次接AB,A?B,A?B,
D、以C,D为选择控制变量,数据输入端D0,D1,D2,D3依次接0,A+B,B,

24、下面关于用5G555构成的多谐振荡器描述正确的有( )。
A、电路有两个暂稳态
B、5G555的CO端通过小电容接地是为了防止旁路的低频干扰
C、电路输出矩形脉冲信号
D、在某些结构中,可以通过改变相关电阻的阻值调整输出的占空比

25、下列关于PLD的叙述,错误的有( )。
A、根据集成度,PLD可以分为低密度可编程逻辑器件,中密度可编程逻辑器件和高密度可编程逻辑器件。
B、PROM由一个“与”阵列和一个“或”阵列组成,其中与阵列是固定的,或阵列是可编程的。
C、PAL由一个“与”阵列和一个“或”阵列组成,其中与阵列和或阵列都是可编程的。
D、在PLD中,用实点“·”表示硬线连接,即固定连接;用“×”表示可编程连接。

学习通数字电路与逻辑设计_2

数字电路是我们日常生活中无处不在的,例如:计算机、手机、电视等,这些设备的核心都是由数字电路构成的。为了更好的理解数字电路,学习通数字电路与逻辑设计_2是必学的课程之一。

课程概述

学习通数字电路与逻辑设计_2是一门高级课程,主要内容包括:

  • 组合逻辑电路的设计方法
  • 时序逻辑电路的设计方法
  • 计算机组成原理与设计
  • 数字信号处理
  • PLD与FPGA

组合逻辑电路的设计方法

组合逻辑电路是指由多个逻辑门组成的电路,在给定的输入条件下,经过逻辑门的处理,得到相应的输出结果。组合电路的设计方法包括:

  1. 布尔代数方法
  2. 卡诺图方法
  3. 折叠法
  4. 多级逻辑电路的化简

时序逻辑电路的设计方法

时序逻辑电路是指由多个触发器(存储器)和组合逻辑门组成的电路,在给定的输入条件下,根据时钟信号的控制,得到相应的输出结果。时序电路的设计方法包括:

  1. 状态图方法
  2. 状态表方法
  3. 状态转移方程方法
  4. 寄存器和计数器的设计

计算机组成原理与设计

计算机组成原理是指计算机硬件的组成和工作原理,包括中央处理器、存储器、输入输出设备等。计算机设计是指根据不同的应用需求,选择合适的硬件配置和软件设计,构建出一台能够满足需求的计算机系统。计算机组成原理与设计的内容包括:

  1. 计算机的基本结构和工作原理
  2. 算术逻辑单元的设计
  3. 存储器的结构和管理
  4. 输入输出设备的接口和控制

数字信号处理

数字信号处理是指对数字信号进行采集、处理和输出的一种技术。数字信号处理广泛应用于音频、视频、图像等领域。数字信号处理的主要内容包括:

  1. 信号采样和量化
  2. 数字信号滤波
  3. 数字信号变换
  4. 信号处理器的硬件设计和软件开发

PLD与FPGA

PLD(Programmable Logic Device)和FPGA(Field Programmable Gate Array)是一种可编程逻辑器件,具有可重构性,可以根据应用需求实现不同的逻辑功能。PLD和FPGA的主要内容包括:

  1. PLD和FPGA的基本结构和工作原理
  2. 可编程逻辑器件的设计方法和工具
  3. PLD和FPGA的应用案例

课程收获

通过学习通数字电路与逻辑设计_2课程,我们将掌握数字电路的基本原理和设计方法,了解计算机组成原理和数字信号处理技术,掌握可编程逻辑器件的设计和应用,为我们未来从事电子工程领域的研究和开发奠定良好的基础。

中国大学数字电路与逻辑设计_2

数字电路是指由数字信号组成的电路。数字电路主要用于数字电子产品中,例如计算机、移动电话、数码相机等。数字电路的主要功能是将电信号转换为数字信号,然后通过逻辑电路进行处理,最后再将数字信号转换为电信号。数字电路与模拟电路相对应,模拟电路是通过模拟信号进行处理。

数字电路与逻辑门

数字电路中最基本的元件是逻辑门。逻辑门是一种能够进行逻辑运算的电路,根据不同的逻辑运算需要,逻辑门可以分为与门、或门、非门、异或门等多种类型。逻辑门的输入和输出都是数字信号。当输入信号满足逻辑门的运算规则时,输出信号为高电平;反之,输出信号为低电平。

在数字电路中,逻辑门常常被用于搭建数字电路系统,通过逻辑门的多个组合,可以实现各种复杂的数字逻辑运算。例如,可以通过逻辑门组合实现加法器、计数器等功能。

数字电路的设计

数字电路的设计是指将逻辑门组合成数字电路系统的过程。数字电路的设计需要考虑多种因素,例如功能、性能、成本、可靠性、功耗等。数字电路的设计可以分为两种方式:组合逻辑设计和时序逻辑设计。

组合逻辑设计是指将逻辑门进行组合,形成新的数字电路系统的过程。组合逻辑设计的主要特点是输出只与输入有关,不受时间因素的影响。组合逻辑设计通常用于实现简单的逻辑运算,例如门电路、加法器等。

时序逻辑设计是指将逻辑门进行组合,并在其中加入时序元件,形成新的数字电路系统的过程。时序逻辑设计的主要特点是输出不仅与输入有关,还与时间因素有关。时序逻辑设计通常用于实现具有时序控制功能的数字电路系统,例如计数器、状态机等。

数字电路与ASIC设计

ASIC是指专用集成电路,是指为特定应用设计的芯片。ASIC芯片通常由数字电路和模拟电路组成。数字电路是ASIC芯片中最为重要的部分,因为数字电路可以实现芯片的核心功能。

数字电路在ASIC设计中的作用主要是用于实现前端接口、控制逻辑、数据处理等功能。数字电路的设计需要考虑到频率、功耗、面积等因素,以满足芯片的性能要求。

数字电路的ASIC设计需要经过多个步骤,包括前端设计、后端设计、验证等。前端设计主要包括逻辑设计、综合、布图等步骤;后端设计主要包括物理设计、布局、布线等步骤。验证是指对设计的芯片进行功能验证、时序验证等,以确保芯片能够正常工作。

数字电路与FPGA设计

FPGA是指现场可编程门阵列,是指可以根据用户的需要进行编程的数字电路。FPGA芯片是一种可重构的数字电路,可以实现多种不同的功能。

FPGA设计与ASIC设计的区别主要在于可重构性。FPGA设计中,数字电路的设计与验证可以在开发板上进行,设计过程可以进行实时调试与调整。相比之下,ASIC设计需要进行芯片设计、制造、测试等多个步骤,成本和复杂度都较高。

FPGA设计的主要步骤包括设计、仿真、综合、布局、布线等。设计者需要先设计数字电路,然后进行仿真验证。综合是指将设计结果转换为FPGA可编程的逻辑单元。布局和布线是指将电路布置在FPGA芯片中,以确保芯片的性能和功耗。

总结

中国大学数字电路与逻辑设计_2是一门重要的电子学科,它是数字电子产品的基础。数字电路的设计需要考虑多种因素,因此设计者需要具备深厚的电子学知识和技术能力。对于普通人而言,了解数字电路与逻辑设计的基本概念和原理也是有益的。