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尔雅EDA技术及应用_1答案(学习通2023课后作业答案)

75 min read
2024-06-02 16:12:22超星尔雅问答

尔雅EDA技术及应用_1答案(学习通2023课后作业答案)

第1章 绪论

第1章 EDA技术概述单元测验

1、尔雅广义的术及EDA技术指的是什么
A、电子仿真技术。应用业答
B、答案PCB技术。学习
C、通课电子设计自动化技术。后作
D、尔雅软件设计技术。术及

2、应用业答下面关于FPGA与CPLD的答案描述正确的是（ ）
A、FPAG是学习SRAM工艺，掉电后信息丢失，通课因此必须外加专用配置芯片，后作而CPLD为Flash工艺，尔雅掉电信息不丢失，无需配置芯片。
B、CPLD的安全性比FPGA高。
C、FPGA的集成度比CPLD低。
D、一般而言，FPGA的内部资源更为丰富，能够实现更为复杂的逻辑功能。

3、下面关于可编程数字逻辑设计说法正确的是（ ）
A、现代数字电子系统一般采用自顶而下的设计方法。
B、基于EDA技术的设计具有自主知识产权。
C、现代EDA设计电子系统相比于传统方法的设计效率更高。
D、现代EDA设计技术的可移植性强。

4、FPGA相比于CPLD优点是（ ）
A、FPGA的集成度相比CPLD更高。
B、FPGA相比于CPLD更适合完成复杂的时序逻辑设计。
C、FPGA相比于CPLD更适合完成组合逻辑设计。
D、FPGA的保密性更好。

5、下面哪些是FPGA的配置方式（ ）
A、主动串行配置。
B、JTAG配置。
C、SRAM配置。
D、被动串行配置。

6、下面哪些是FPGA的配置芯片（ ）
A、EPCS16
B、EPC4
C、EPCS4
D、单片机

第2章 Verilog HDL 语言基础

第2章 Verilog HDL 语言基础测验

1、这段程序描述的逻辑功能为： module Learn1_1(a,b,s,y); input a,b; input s; output y; wire d, e; assign d = a & s; assign e = b & (~s); assign y = d | e; endmodule
A、译码器
B、二选一数据选择器
C、四选一数据选择器
D、计数器

2、ADC0809作为一款8位、8通道逐次逼近型集成A/D转换器，工作时钟为TCP，针对某一通道A/D转换器完成一次转换的时间为（ ）。
A、8TCP
B、9TCP
C、10TCP
D、11TCP

3、已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout的频率为（ ）。 module function(rst, clkin, clkout); input clkin, rst; output wire clkout; reg[2:0] m, n; reg clk1, clk2; assign clkout=clk1|clk2; always @(posedge clkin) begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; end end always @(negedge clkin) begin if(!rst) begin clk2<=0; n=0; end else begin if(n==4) n<=0; else n<=n+1; if(n<2) clk2<=1; else clk2<=0; end end endmodule
A、10MHz
B、25MHz
C、20MHz
D、50MHz

4、已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout信号的占空比为（ ）。 module function(rst,clkin, clkout); input clkin, rst; output wire clkout; reg[2:0] m, n; reg clk1, clk2; assign clkout=clk1|clk2; always @(posedge clkin) begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; end end always @(negedge clkin) begin if(!rst) begin clk2<=0; n=0; end else begin if(n==4) n<=0; else n<=n+1; if(n<2) clk2<=1; else clk2<=0; end end endmodule
A、10%
B、20%
C、40%
D、50%

5、如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。则该生成多项式对应的二进制比特序列为（ ）。
A、11001
B、10110
C、10111
D、11011

6、如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。如果接收到的二进制比特序列长度正确，则发送端原始二进制比特序列的长度是（ ）位。
A、5
B、6
C、7
D、8

7、如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。如果已知接收到二进制序列中的信息码正确，下面关于校验码的说法正确的是（ ）。
A、校验码无差错
B、校验码有1位错误
C、校验码有2位错误
D、校验码有3位错误

第2章 VerilogHDL 语言基础测验2

1、如果输入信号为in，输出信号为out，则以下程序的功能是？（） reg int_reg; always@( posedge clk or negedge rst) begin if (!rst) int_reg <= 0; else int_reg <= in; end assign out = ~ int_reg & in;
A、检测in的上升沿
B、检测in的下降沿
C、检测in的高电平
D、检测in的低电平

2、以下程序描述的状态机是什么类型的？（） always@(current_state or iTRIG or DY_cnt) begin case( current_state ) S0: begin DY1 = 0; if (iTRIG) begin next_state = S1; end else next_state = S0; end S1: begin if (DY_cnt <= DY_time) begin next_state = S1; DY1 = 1; end else begin next_state = S2; DY1 = 0; end end S2: begin DY1 = 0; next_state = S0; end default: begin next_state = S0; end endcase end
A、摩尔型单段式
B、摩尔型双段式
C、米勒型单段式
D、米勒型双段式

3、下面硬件描述语言实现的电路逻辑功能是什么？可选答案为： module Test2(Clk,nRst,iTRIG,oTRIG); input Clk,nRst,iTRIG; output oTRIG; reg[7:0] cnt; reg DY1; parameter DY_time = 8'H09; always@( posedge Clk or negedge nRst) begin if (!nRst) DY1 = 0; else if (iTRIG ) DY1 = 1; else if (cnt >= DY_time) DY1 = 0; end always@( posedge Clk or negedge nRst) begin if (!nRst) cnt <=0; else if (DY1 = = 1 ) cnt <= cnt + 1; else cnt <=0; end assign oTRIG =DY1; endmodule
A、双稳态触发器；
B、可重触发单稳态触发器；
C、不可重触发单稳态触发器；
D、多谐振荡器。

4、这段程序描述的逻辑功能是什么？ module Learn1_1(a,b,s,y); input a,b; input s; output y; wire d, e; assign d = a & s; assign e = b & (~s); assign y = d | e; endmodule
A、y=sa+sb
B、y=sa+(~s)b
C、y=(s+a)((~s)+b)
D、y=(~s)a+sb

5、关于以下程序，下列说法中正确的是： module Learn2_2(a,b,s0,s1,y); input a,b; input s0,s1; output reg y; always@(s1 or s0) case({ s1,s0}) 2'b00: y=a&b; 2'b01: y=a; 2'b10: y=b; 2'b11: y=a|b; default: y=1'b0; endcase endmodule
A、case语句中缺少break语句，其功能实现会受到影响
B、当a或b发生变化时，always块内的语句会执行
C、该程序输出的表达式为 y=ab+as0+bs1
D、a,b为reg型

6、关于以下程序，下列说法正确的是： module Learn5_1 (y, a, b, c); input a, b, c; output y; reg y, rega; always @ (a or b or c) begin if (a&b) rega=c; y=rega; end endmodule
A、该程序中不会产生锁存器
B、该程序是组合逻辑电路
C、当输入为a = 1; b = 1; c = 0 时，输出y = 1
D、当且仅当a,b,c同时发生变化时，always块内的语句才会执行

7、根据程序描述的逻辑功能，下列说法正确的有： module Learn7_1(clk,CLR,LD,out); input clk,CLR,LD,data; output reg[3:0] out; always@(posedge clk or negedge CLR) begin if(!CLR) out<=0; else if(!LD) out<=data; else out<=out+1; end endmodule
A、同步清零，同步置数
B、同步清零，异步置数
C、异步清零，同步置数
D、异步清零，异步置数

8、关于以下程序，下列说法中正确的是 module Mux21 (a,b,s,y); input a,b; input s; output y; reg y; always @( a or b or s) if (!s) y = a; else y = b; endmodule
A、每当a或b或s生变化时，将执行always模块内语句
B、a,b可以被定义为wire型
C、该程序输出的表达式为y=(~s)a+sb
D、y可以被定义为wire型

9、关于以下程序，下列说法中正确的是： module Learn2_1(out,in0,in1,in2,in3,sel); output out; input in0,in1,in2,in3; input[1:0] sel; reg out; always @(in0 or in1 or in2 or in3 or sel) begin if(sel==2'b00) out = in0; else if(sel==2'b01) out = in1; else if(sel==2'b10) out = in2; else if(sel==2'b11) out = in3; else out = 1'bx; end endmodule
A、begin end 块内的语句是顺序执行的
B、2’b代表2位十进制数
C、该程序的功能是四选一选择器
D、当输入为sel = 11时，输出为in3

10、关于以下程序，下列说法中正确的是： module Learn3_1 (A, B, C, Carry, S); input A, B, C; output Carry, S; assign S = A^B^C; assign Carry = (A&B)|(B&C)|(A&C); endmodule
A、该模块是一个全加器模块
B、Carry = AB+BC+AC
C、S=A（同或）B（同或）C
D、当输入为A = 1，B = 1，C = 0，时输出Carry = 0，S=1

11、关于以下程序，当输入为A = 0011，B = 1101时下列说法中正确的是： 顶层模块： module add_full4(A,B,C,S); input [3:0] A,B; output [3:0] S; output [4:0] C; assign C[0]=0; add_full u1(A[0],B[0],C[0],C[1],S[0]), u2(A[1],B[1],C[1],C[2],S[1]), u3(A[2],B[2],C[2],C[3],S[2]), u4(A[3],B[3],C[3],C[4],S[3]); endmodule 底层模块： module Learn3_1 (A, B, C, Carry, S); input A, B, C; output Carry, S; assign S = A^B^C; assign Carry = (A&B)|(B&C)|(A&C); endmodule
A、输出S为0000
B、输出C为11100
C、模块例化时，u1内的各端口顺序可以调换
D、该程序的功能是四位加法器

12、这段程序输出驱动共阴极数码管，下列叙述中正确的有： module Learn4_1 (a,b,c,d,e,f,g,D3,D2,D1,D0); output a,b,c,d,e,f,g; input D3,D2,D1,D0; //输入4 位BCD 码 reg a,b,c,d,e,f,g; //输出驱动7个笔划段 always @(D3 or D2 or D1 or D0) begin case ({ D3,D2,D1,D0}) 4'd0: { a,b,c,d,e,f,g}=7'b1111110； 4'd1: { a,b,c,d,e,f,g}=7'b0110000； 4'd2: { a,b,c,d,e,f,g}=7'b1101101； 4'd3: { a,b,c,d,e,f,g}=7'b1111001； 4'd4: { a,b,c,d,e,f,g}=7'b0110011； 4'd5: { a,b,c,d,e,f,g}=7'b1011011； 4'd6: { a,b,c,d,e,f,g}=7'b0011111； 4'd7: { a,b,c,d,e,f,g}=7'b1110000； 4'd8: { a,b,c,d,e,f,g}=7'b1111111； 4'd9: { a,b,c,d,e,f,g}=7'b1110011； default: { a,b,c,d,e,f,g}=7'bx； endcase end endmodule
A、当D3,D2,D1,D0的输入分别为0，0，1，1时，显示的数字是3
B、数码管显示的字形范围为0至F
C、当数码管的a,b,c点亮时，程序的输入D3,D2,D1,D0分别为0，1，1，1
D、数码管显示的字形范围为0至9

13、Verilog 程序如下，则下列说法中正确的是 module Learn4_2（A,EN,Y） output [7:0] Y; input [2:0] A; input EN; reg [7:0] Y; wire [3:0] temp = { A,EN}; always case(temp) 4’b0001 : Y = 8’b00000001; 4’b0011 : Y = 8’b00000010; 4’b0101 : Y = 8’b00000100; 4’b0111 : Y = 8’b00001000; 4’b1001 : Y = 8’b00010000; 4’b1011 : Y = 8’b00100000; 4’b1101 : Y = 8’b01000000; 4’b1111 : Y = 8’b10000000; default : Y = 8’b1111111; endcase endmodule
A、当EN=1时，将二进制数A转换为其对应的独热码
B、因为缺少break,程序功能将无法实现
C、当EN=0时 将输出全部置为1
D、该程序会生成锁存器

14、关于以下程序，下列说法正确的是： module Learn5_2 (a, b, c, d, e); input a, b, c, d; output e; reg e; always @(a or b or c or d) case ({ a,b}) 2`b11: e=d ; 2`b10: e=~c ; default: e=1’bx; endcase endmodule
A、该程序为时序逻辑电路
B、该程序中存在不完整条件语句
C、当输入为a=0;b=0时，输出e = 1’bx
D、该程序不会生成锁存器

15、关于以下两段程序，下列说法中正确的是： (1) module Learn6_1(clk,q1,q2,q3,rst); input clk,rst; output reg q1,q2,q3; always@(posedge clk or negedge rst) if(!rst) begin q1 <= 0 q2 <= 0; q3 <= 0; end else begin q1 <= 2; q2 <= q1 + 1; q3 <= q2 + 2; end endmodule (2) module Learn6_1(clk,q1,q2,q3,rst); input clk,rst; output reg q1,q2,q3; always@(posedge clk or negedge rst) if(!rst) begin q1 = 0 q2 = 0; q3 = 0; end else begin q1 = 2; q2 = q1 + 1; q3 = q2 + 2; end endmodule
A、第一段程序中 q1 = 2 ,q2 = 1, q3 = 2
B、第一段程序中 q1 = 2 ,q2 = 3 ,q3 = 5
C、第二段程序中 q1 = 2 ,q2 = 1, q3 = 2
D、第二段程序中 q1 = 2 ,q2 = 3 ,q3 = 5

16、下面这段程序中，clk为时钟信号输入，set为复位信号，y1和y2驱动发光二极管，高电平点亮。set置0，待时钟上升沿，同步初始化；之后set置1，开始运行。则下列说法中正确的是： module Learn6_2(clk,set,y1,y2); input clk,set; output reg y1,y2; reg a1,a2; always@(posedge clk) begin if(!set) begin a1 <= 1; a2 <= 1; y1 <= 1; y2 <= 1; end else begin a1 = (~y1); y1 = (~a1); a2 <= (~y2); y2 <= (~a2); end end endmodule
A、y1在时钟上升沿循环亮灭
B、y1保持常亮
C、y2在时钟上升沿循环亮灭
D、y2保持常亮

17、根据程序描述的逻辑功能，下列说法正确的有 module Learn7_2(clk,clr,Q); input clk,clr; output[3:0] Q; reg[3:0] Q always @( negedge clk or negedge clr) begin if (!clr) Q <= 3’b0000 else begin Q <= (Q >> 1) Q[3] <= ~Q [2]&&~Q [1]&&~Q [0] end end endmodule
A、扭环型计数器，有效输出状态为8个
B、环型计数器，有效输出状态为4个
C、能够自启动
D、不能自启动

18、下面是一个状态机的程序。根据程序描述的逻辑功能,下列说法正确的是: module Learn8_1(clk,din,dout); input clk,din; output reg dout; reg[1:0] Current_state,Next_state; parameter S0=2'b00, S1=2'b01, S2=2'b10, S3=2'b11; always@(posedge clk) begin Current<=Next; end always@(Current_state or din) case(Current_state) S0: begin dout=0; if (!din) Next_state=S0; else Next_state=S1; end S1: begin dout=1; if (din) Next_state=S1; else Next_state=S2; end S2: begin dout=0; if (din) Next_state=S2; else Next_state=S3; end S3: begin dout=0; if (!din) Next_state=S3; else Next_state=S0; end default: begin dout=0; Next_state=S0; end endcase endmodule
A、该状态机是mealy型状态机
B、该状态机是moore型状态机
C、该状态机的输出只取决于当前的状态
D、当输入为111001时，输出为0111000

19、module Learn8_2(clk,din,op); input clk,din; output op; reg[1:0] current_state,next_state; reg op; parameter S0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11; always@( posedge clk) begin current_state <= next_state; end always@ (current_state or din) begin case ( current_state ) S0: begin if (din = = 0) begin next_state = S0; op =0; end else begin next_state = S1; op = 1; end end S1: begin if (din==1) begin next_state = S1; op = 1; end else begin next_state = S2; op = 0; end end S2: begin if (din==1) begin next_state = S2; op = 0; end else begin next_state = S3; op = 1; end end S3: begin if (din==0) begin next_state = S3； op = 0; end else begin next_state = S0; op = 1; end end default: begin op = 0； next_state = S0; end endcase end endmodule
A、该状态机是mealy型状态机
B、状态机的状态和输出仅在时钟上升沿改变
C、该状态机的输出只取决于当前的状态
D、该状态机的输出与下个状态也相关

第3章 FPGA开发软件QuartusII使用实例

第3章 FPGA开发软件QuartusII使用实例测验

1、DE2-70开发板使用的FPGA芯片类型是Altera公司的什么系列？（）
A、Cyclone
B、Cyclone II
C、Cyclone III
D、Cyclone IV

2、以下不属于Cyclone II系列芯片内部的资源的是？（）
A、可编程逻辑单元
B、可编程IO
C、嵌入式ADC
D、PLL

3、对于共阴极数码管，显示数字“7”对应的编码（顺序为abcdefg）为（）。
A、7’b0001_111
B、7’b1110_000
C、7’b1111_000
D、7’b0001_111

4、74LS47七段显示译码器中优先级最高的输入信号是（）
A、BI
B、LT
C、RBI
D、数据输入端DCBA

5、74LS160的计数条件是（）
A、ET=0 EP=0
B、ET=0 EP=1
C、ET=1 EP=0
D、ET=1 EP=1

6、利用计数器将50M的系统时钟分频要得到4Hz的信号，则计数器的最大值应为（）
A、6250001
B、6249999
C、6250000
D、以上都不对

7、对clk_1Hz模块例化正确的是（）。
A、u3 clk_1Hz(.clk_50M(clk_50M),.rst(rst),.clk1Hz(clk1Hz));
B、clk_1Hz u3(.clk_50M(clk_50M),.rst(rst),.clk1Hz(clk1Hz));
C、u3 clk_1Hz(clk_50M(.clk_50M),rst(.rst),clk1Hz(.clk1Hz));
D、clk_1Hz u3 (clk_50M(.clk_50M),rst(.rst),clk1Hz(.clk1Hz));

学习通EDA技术及应用_1

EDA（Electronic Design Automation，电子设计自动化），是指应用计算机技术、软件工程和人工智能等现代信息技术手段，进行芯片电路设计、仿真验证、布图和版图自动生成等一系列电子设计流程的自动化过程。

EDA技术的出现，极大地推进了电子设计的进程，极大地提高了电路设计的效率，缩短了芯片设计周期，增强了电路设计的精度和稳定性，降低了生产成本。

EDA技术的开发历程

EDA技术的开发历程可以分为三个阶段：

  1. 70年代中期-80年代初期，EDA技术主要以电路仿真为主。
  2. 80年代中期-90年代初期，EDA技术加入了自动版图和设计规划等功能。
  3. 90年代中期-现在，EDA技术进一步发展成了完整的系统集成解决方案，包括芯片级的设计和系统级的设计。

EDA技术的应用领域

EDA技术的应用领域非常广泛，主要包括以下几个方面：

  • 芯片级设计：包括集成电路设计、FPGA设计、模拟电路设计等。
  • 系统级设计：包括嵌入式系统设计、通信系统设计、网络系统设计等。
  • 电子系统级（ESL）设计：将传统硬件设计与软件设计整合起来，形成完整的电子系统。
  • 硬件/软件代码设计：包括硬件描述语言（HDL）设计、嵌入式软件设计等。

EDA技术的主要功能

EDA技术的主要功能包括以下几个方面：

  • 电路仿真：通过电路仿真软件，对电路设计进行验证。
  • 版图设计：进行电路的布局和连线设计。
  • 版图检查：检查版图设计的正确性和可行性。
  • 版图自动生成：自动生成版图设计。
  • 逻辑综合：将高级语言（如Verilog、VHDL）转换为门级电路。
  • 时序分析：分析电路设计的时序特性，进行时序优化。
  • 功耗分析：分析电路设计的功耗特性，进行功耗优化。
  • 故障模拟：对电路设计进行故障模拟，找到故障的原因。

EDA技术的发展趋势

EDA技术的未来发展趋势可以从以下几个方面进行展望：

  1. EDA工具的集成化：将不同的EDA工具集成到一起，形成完整的设计解决方案。
  2. EDA技术的自动化：进一步提高EDA技术的自动化程度，缩短设计周期，提高设计效率。
  3. EDA技术的功能扩展：扩展EDA技术的应用领域，将EDA技术应用到更多的设计场景中。
  4. EDA技术的可靠性：提高EDA技术的可靠性和稳定性，保证设计的正确性。

总结

EDA技术的出现和发展，推进了电子设计的进程，提高了电路设计的效率，缩短了芯片设计周期，增强了电路设计的精度和稳定性，降低了生产成本。EDA技术的应用领域非常广泛，主要包括芯片级设计、系统级设计、电子系统级（ESL）设计、硬件/软件代码设计等。EDA技术的主要功能包括电路仿真、版图设计、版图检查、版图自动生成、逻辑综合、时序分析、功耗分析、故障模拟等。EDA技术的未来发展趋势包括EDA工具的集成化、EDA技术的自动化、EDA技术的功能扩展、EDA技术的可靠性提高等。

学习通EDA技术及应用_1

EDA（Electronic Design Automation，电子设计自动化），是指应用计算机技术、软件工程和人工智能等现代信息技术手段，进行芯片电路设计、仿真验证、布图和版图自动生成等一系列电子设计流程的自动化过程。

EDA技术的出现，极大地推进了电子设计的进程，极大地提高了电路设计的效率，缩短了芯片设计周期，增强了电路设计的精度和稳定性，降低了生产成本。

EDA技术的开发历程

EDA技术的开发历程可以分为三个阶段：

  1. 70年代中期-80年代初期，EDA技术主要以电路仿真为主。
  2. 80年代中期-90年代初期，EDA技术加入了自动版图和设计规划等功能。
  3. 90年代中期-现在，EDA技术进一步发展成了完整的系统集成解决方案，包括芯片级的设计和系统级的设计。

EDA技术的应用领域

EDA技术的应用领域非常广泛，主要包括以下几个方面：

  • 芯片级设计：包括集成电路设计、FPGA设计、模拟电路设计等。
  • 系统级设计：包括嵌入式系统设计、通信系统设计、网络系统设计等。
  • 电子系统级（ESL）设计：将传统硬件设计与软件设计整合起来，形成完整的电子系统。
  • 硬件/软件代码设计：包括硬件描述语言（HDL）设计、嵌入式软件设计等。

EDA技术的主要功能

EDA技术的主要功能包括以下几个方面：

  • 电路仿真：通过电路仿真软件，对电路设计进行验证。
  • 版图设计：进行电路的布局和连线设计。
  • 版图检查：检查版图设计的正确性和可行性。
  • 版图自动生成：自动生成版图设计。
  • 逻辑综合：将高级语言（如Verilog、VHDL）转换为门级电路。
  • 时序分析：分析电路设计的时序特性，进行时序优化。
  • 功耗分析：分析电路设计的功耗特性，进行功耗优化。
  • 故障模拟：对电路设计进行故障模拟，找到故障的原因。

EDA技术的发展趋势

EDA技术的未来发展趋势可以从以下几个方面进行展望：

  1. EDA工具的集成化：将不同的EDA工具集成到一起，形成完整的设计解决方案。
  2. EDA技术的自动化：进一步提高EDA技术的自动化程度，缩短设计周期，提高设计效率。
  3. EDA技术的功能扩展：扩展EDA技术的应用领域，将EDA技术应用到更多的设计场景中。
  4. EDA技术的可靠性：提高EDA技术的可靠性和稳定性，保证设计的正确性。

总结

EDA技术的出现和发展，推进了电子设计的进程，提高了电路设计的效率，缩短了芯片设计周期，增强了电路设计的精度和稳定性，降低了生产成本。EDA技术的应用领域非常广泛，主要包括芯片级设计、系统级设计、电子系统级（ESL）设计、硬件/软件代码设计等。EDA技术的主要功能包括电路仿真、版图设计、版图检查、版图自动生成、逻辑综合、时序分析、功耗分析、故障模拟等。EDA技术的未来发展趋势包括EDA工具的集成化、EDA技术的自动化、EDA技术的功能扩展、EDA技术的可靠性提高等。

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